JPH01182884A - 画像メモリ表示制御装置 - Google Patents
画像メモリ表示制御装置Info
- Publication number
- JPH01182884A JPH01182884A JP63005867A JP586788A JPH01182884A JP H01182884 A JPH01182884 A JP H01182884A JP 63005867 A JP63005867 A JP 63005867A JP 586788 A JP586788 A JP 586788A JP H01182884 A JPH01182884 A JP H01182884A
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- JP
- Japan
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- image memory
- control device
- display control
- display
- memory display
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、パソコン、ワープロ等に使用される画像メモ
リ表示制御装置に関するものである。
リ表示制御装置に関するものである。
従来の技術
近年、パソコン、ワープロ等では、表示器上の画面の乱
れを発生させずに高速に画像メモリの内容をリードまた
はライトする画像メモリ表示制御装置が利用されるよう
になってきた。
れを発生させずに高速に画像メモリの内容をリードまた
はライトする画像メモリ表示制御装置が利用されるよう
になってきた。
第３図は従来の画像メモリ表示制御装置のパソコン、ワ
ープロ等のシステム”の概要ブロック図である。第３図
において、１は画像メモリ表示制御装置、２は画像メモ
リ、３はＣＰＵ（中央制御装置）、４は表示器である。
ープロ等のシステム”の概要ブロック図である。第３図
において、１は画像メモリ表示制御装置、２は画像メモ
リ、３はＣＰＵ（中央制御装置）、４は表示器である。
第４図は画像メモリ表示制御装置の内部構成ブロック図
を示し、１１はクロック供給部でクロック信号ＣＬＫＡ
ＩＩＩを出力し、１２はサンプリング部で、第３図のＣ
ＰＵ３からの画像メモリアクセス信号（ＮＣＰＵＡ）Ｏ
ＯＯとシステムリセット信号（ＮＲ８）００１と前記の
ＣＬＫＡ １１１を受は付け、前記のＮＣＰＵＡＯＯＯ
をサンプリングした信号（ＲＤＹ）１２１とセレクタの
選択信号（ＥＮＣＰＵ）１２２を出力し、１３はメモリ
アドレスカウンタ部で、前記のＣＬＫＡｌｌｌとＮＲ３
０ＯＩを受け、表示用のアドレス（ＤＩＳＡＤ）１３１
を出力し、１４はセレクタ部で前記のＣＰＵ３からのア
ドレス（ＣＰＵＡＤ）００２と表示メモリアドレス（Ｄ
ＩＳＡＤ）１３１とをＥＮＣＰＵ１２２で切り換え画像
メモリアドレス（ＡＤＲ）００４を出力し、１５はスリ
ースティトバッファーで前記のＲＤＹ １２１を受け、
前記のＮＣＰＵＡＯＯＯによって制御され、前記ＣＰＵ
３に前記のＮＣＰＵＡｏｏｏをサンプリングした信号（
ＲＥＡＤＹ）００３を出力する。第６図は第４図中のサ
ンプリング部１２のタイミングコントロール部の内部回
路を示し、５１はセット付きフリップフロップ、５２は
その出力、５３はセット、リセット付きフリップフロッ
プ、１２４はその出力である。また、第７図にセット、
付きフリップ７０ツブ５１とセット、リセット付きフリ
ップ７０ツブ５３の真理値図を示す。
を示し、１１はクロック供給部でクロック信号ＣＬＫＡ
ＩＩＩを出力し、１２はサンプリング部で、第３図のＣ
ＰＵ３からの画像メモリアクセス信号（ＮＣＰＵＡ）Ｏ
ＯＯとシステムリセット信号（ＮＲ８）００１と前記の
ＣＬＫＡ １１１を受は付け、前記のＮＣＰＵＡＯＯＯ
をサンプリングした信号（ＲＤＹ）１２１とセレクタの
選択信号（ＥＮＣＰＵ）１２２を出力し、１３はメモリ
アドレスカウンタ部で、前記のＣＬＫＡｌｌｌとＮＲ３
０ＯＩを受け、表示用のアドレス（ＤＩＳＡＤ）１３１
を出力し、１４はセレクタ部で前記のＣＰＵ３からのア
ドレス（ＣＰＵＡＤ）００２と表示メモリアドレス（Ｄ
ＩＳＡＤ）１３１とをＥＮＣＰＵ１２２で切り換え画像
メモリアドレス（ＡＤＲ）００４を出力し、１５はスリ
ースティトバッファーで前記のＲＤＹ １２１を受け、
前記のＮＣＰＵＡＯＯＯによって制御され、前記ＣＰＵ
３に前記のＮＣＰＵＡｏｏｏをサンプリングした信号（
ＲＥＡＤＹ）００３を出力する。第６図は第４図中のサ
ンプリング部１２のタイミングコントロール部の内部回
路を示し、５１はセット付きフリップフロップ、５２は
その出力、５３はセット、リセット付きフリップフロッ
プ、１２４はその出力である。また、第７図にセット、
付きフリップ７０ツブ５１とセット、リセット付きフリ
ップ７０ツブ５３の真理値図を示す。
まず、システムにおける画像メモリ表示制御装置の概略
動作について第３図に基づいて説明する。表示器４に画
像メモリ２のデータを表示するために画像メモリ表示制
御装置１は常時表示用のアドレスを画像メモリ２に出力
し、その内容を連続してリードして表示器４に出力する
。ＣＰＵ３が画像メモリ２をアクセス（リードまたはラ
イト）する場合、すなわち、画像メモリアクセス命令を
出力した場合は上記の表示のためのリードサイクルの空
き時間（表示メモリアドレス出力の前半）を利用してＣ
ＰＵ３からのアドレスを画像メモリ２に出力する。以上
のことにより、表示画面に乱れを生じずに画像メモリ２
の制御を行うことができる。
動作について第３図に基づいて説明する。表示器４に画
像メモリ２のデータを表示するために画像メモリ表示制
御装置１は常時表示用のアドレスを画像メモリ２に出力
し、その内容を連続してリードして表示器４に出力する
。ＣＰＵ３が画像メモリ２をアクセス（リードまたはラ
イト）する場合、すなわち、画像メモリアクセス命令を
出力した場合は上記の表示のためのリードサイクルの空
き時間（表示メモリアドレス出力の前半）を利用してＣ
ＰＵ３からのアドレスを画像メモリ２に出力する。以上
のことにより、表示画面に乱れを生じずに画像メモリ２
の制御を行うことができる。
次に、画像メモリ表示制御装置部の動作について、第４
図のブロック図と第５図（ａ）の波形図に従って説明す
る。ＣＰＵ３が画像メモリアクセス信号を発、生しない
期間（ＮＣＰＵＡＯＯＯがハイレベル期間）は、ＥＮＣ
ＰＵ１２２がハイレベルとなり、セレクタ１４で表示ア
ドレス（ＤＩＳＡＤ）１３１を選択し、それを画像メモ
リアドレス（ＡＤＲ）００４として出力する。このとき
、ＲＥＡＤＹＯＯ３はフローティング状態である。
図のブロック図と第５図（ａ）の波形図に従って説明す
る。ＣＰＵ３が画像メモリアクセス信号を発、生しない
期間（ＮＣＰＵＡＯＯＯがハイレベル期間）は、ＥＮＣ
ＰＵ１２２がハイレベルとなり、セレクタ１４で表示ア
ドレス（ＤＩＳＡＤ）１３１を選択し、それを画像メモ
リアドレス（ＡＤＲ）００４として出力する。このとき
、ＲＥＡＤＹＯＯ３はフローティング状態である。
一方、ＣＰＵ３が画像メモリアクセス信号を発生すると
サンプリング部は、ＣＬＫＡｌｌｌの立ち上がりでＮＣ
ＰＵＡＯＯＯ（ロウレベル）をラッチし、ＥＮＣＰＵ１
２２をロウレベルにする。
サンプリング部は、ＣＬＫＡｌｌｌの立ち上がりでＮＣ
ＰＵＡＯＯＯ（ロウレベル）をラッチし、ＥＮＣＰＵ１
２２をロウレベルにする。
従って、セレクタ１４はＣＰＵ３からのアドレス（ＣＰ
ＵＡＤ）００２を選択し、それを画像メモリ２のＡＤＲ
ＯＯ４として出力する。このとき、ＮＣＰＵＡＯＯＯが
ロウレベルになっているのでスリースティトバッファー
１５が開き、ＲＥＡＤＹ００３は、ロウレベルとなり、
ＣＰＵ３のアドレスの画像メモリアクセスが終了すると
、ＲＥＡＤＹ００３はハイレベルとなる。その後、ＮＣ
ＰＵＡｏｏｏがハイレベルに戻ると、ＲＥＡＤＹＯＯ３
は７０−ティングとなる。
ＵＡＤ）００２を選択し、それを画像メモリ２のＡＤＲ
ＯＯ４として出力する。このとき、ＮＣＰＵＡＯＯＯが
ロウレベルになっているのでスリースティトバッファー
１５が開き、ＲＥＡＤＹ００３は、ロウレベルとなり、
ＣＰＵ３のアドレスの画像メモリアクセスが終了すると
、ＲＥＡＤＹ００３はハイレベルとなる。その後、ＮＣ
ＰＵＡｏｏｏがハイレベルに戻ると、ＲＥＡＤＹＯＯ３
は７０−ティングとなる。
最後に画像メモリ表示制御装置内部のサンプリング部１
２の内部動作を第６図に示した回路図と第８図に示した
第６図の動作の状態遷移図と第９図に示した第８図の状
態遷移図に基づいた波形図に従って説明する。リセット
時すなわち、リセット信号（ＮＲ８）００１がロウレベ
ルで、ＮＣＰＵＡｏｏｏがハイレベル時はＴ１の遷移を
繰り返し、状態ＳＯを保持し、次にリセットが解除され
、ＮＣＰＵＡＯＯＯがハイレベルであればＴ２の遷移に
なり、状態ＳＯを保持し、ＮＣＰＵＡＯＯＯがロウレベ
ルであればＴ３の遷移をおこない、状態Ｓｌとなる。状
態Ｓ１ではＥＮＣＰＵ１２１をハイレベルで出力する。
２の内部動作を第６図に示した回路図と第８図に示した
第６図の動作の状態遷移図と第９図に示した第８図の状
態遷移図に基づいた波形図に従って説明する。リセット
時すなわち、リセット信号（ＮＲ８）００１がロウレベ
ルで、ＮＣＰＵＡｏｏｏがハイレベル時はＴ１の遷移を
繰り返し、状態ＳＯを保持し、次にリセットが解除され
、ＮＣＰＵＡＯＯＯがハイレベルであればＴ２の遷移に
なり、状態ＳＯを保持し、ＮＣＰＵＡＯＯＯがロウレベ
ルであればＴ３の遷移をおこない、状態Ｓｌとなる。状
態Ｓ１ではＥＮＣＰＵ１２１をハイレベルで出力する。
この状態Ｓ１でＣＰＵ３が画像メモリをアクセスする。
次にＮＣＰＵＡｏｏｏがロウレベルに保持されていれば
、Ｔ４の遷移をおこない、状態Ｓ２となり、ＮＣＰＵＡ
ｏｏｏがハイレベルであればＴ５の遷移で状態ＳＯに戻
る。状態Ｓ２ではＮＣＰＵＡＯＯＯがロウレベルで保持
されればＴ６の遷移によって状態Ｓ２を保持し、ＮＣＰ
ＵＡＯＯＯがハイレベルになれば直ちにＴ７の遷移をお
こない状態ＳＯに移行する。
、Ｔ４の遷移をおこない、状態Ｓ２となり、ＮＣＰＵＡ
ｏｏｏがハイレベルであればＴ５の遷移で状態ＳＯに戻
る。状態Ｓ２ではＮＣＰＵＡＯＯＯがロウレベルで保持
されればＴ６の遷移によって状態Ｓ２を保持し、ＮＣＰ
ＵＡＯＯＯがハイレベルになれば直ちにＴ７の遷移をお
こない状態ＳＯに移行する。
発明が解決しようとする課題
しかしながら上記の従来の構成では、第５図（ａ）の動
作の場合には問題ないが、同図（ｂ）の波形図で示すよ
うに、ＣＬＫＡｌｌｌがハイレベルの期間、たとえば、
ＸｌでＮＣＰＵＡＯＯＯがロウレベルとなった場合、Ｃ
ＰＵアドレスが画像メモリのアクセスを終了するまで表
示メモリアドレス周期（ＣＬＫＡ周期〉の１．５倍の時
間が必要である。これでは高速のＣＰＵを使用してもそ
の効果は期待できずシステムのスループットは向上しな
い。
作の場合には問題ないが、同図（ｂ）の波形図で示すよ
うに、ＣＬＫＡｌｌｌがハイレベルの期間、たとえば、
ＸｌでＮＣＰＵＡＯＯＯがロウレベルとなった場合、Ｃ
ＰＵアドレスが画像メモリのアクセスを終了するまで表
示メモリアドレス周期（ＣＬＫＡ周期〉の１．５倍の時
間が必要である。これでは高速のＣＰＵを使用してもそ
の効果は期待できずシステムのスループットは向上しな
い。
本発明は上記従来の問題点を解決するもので、高速にＣ
ＰＵ等の外部装置が画像メモリをアクセスすることを可
能とした画像メモリ表示制御装置を提供することを目的
とする。
ＰＵ等の外部装置が画像メモリをアクセスすることを可
能とした画像メモリ表示制御装置を提供することを目的
とする。
課題を解決するための手段
この目的を達成するために本発明の画像メモリ表示制御
装置は、表示メモリアドレスカウンタのクロックの２倍
の周波数でＣＰＵの画像メモリアクセス信号をサンプリ
ングする構成を有している。
装置は、表示メモリアドレスカウンタのクロックの２倍
の周波数でＣＰＵの画像メモリアクセス信号をサンプリ
ングする構成を有している。
作用
この構成によって、表示メモリアドレスの前半と後半の
何れのタイミングにおいてもＣＰＵ等の外部装置が画像
メモリをアクセスすることができ、表示画面に乱れを起
こさない高速画像メモリ表示制御装置を実現することが
できる。
何れのタイミングにおいてもＣＰＵ等の外部装置が画像
メモリをアクセスすることができ、表示画面に乱れを起
こさない高速画像メモリ表示制御装置を実現することが
できる。
実施例
以下本発明の一実施例について、図面を参照にしながら
説明する。
説明する。
第１図は本発明の画像メモリ表示制御装置を示すもので
ある。第１図は、従来例の第４図のクロック信号供給部
１１が従来のＣＬＫＡＩ １１の２倍の周波数のクロッ
ク信号（ＣＬＫＢ）１１２をサンプリング部１２に出力
するということを除いて、従来例と同様である。またサ
ンプリング部１２の内部回路図は第６図の従来例と同様
である。第２図（ａ） 、 （ｂ）は動作のタイミング
を示す。また、システム構成は従来例の第３図と全く同
様である。以上のように構成された画像メモリ表示制御
装置について、以下にその動作を説明する。
ある。第１図は、従来例の第４図のクロック信号供給部
１１が従来のＣＬＫＡＩ １１の２倍の周波数のクロッ
ク信号（ＣＬＫＢ）１１２をサンプリング部１２に出力
するということを除いて、従来例と同様である。またサ
ンプリング部１２の内部回路図は第６図の従来例と同様
である。第２図（ａ） 、 （ｂ）は動作のタイミング
を示す。また、システム構成は従来例の第３図と全く同
様である。以上のように構成された画像メモリ表示制御
装置について、以下にその動作を説明する。
動作は、ＣＰＵ３の画像メモリアクセス命令、すなわち
、ＮＣＰＵＡＯＯＯをサンプリングする周期が表示メモ
リアドレス（ＡＤＲ）００４の出力周期の半分になると
いうことを除いて従来例と同様である。すなわち、第２
図のＣＬＫＢ１１２の立ち上がりのいずれのタイミング
でもＮＣＰＵＡｏｏｏを受は付けることが可能である。
、ＮＣＰＵＡＯＯＯをサンプリングする周期が表示メモ
リアドレス（ＡＤＲ）００４の出力周期の半分になると
いうことを除いて従来例と同様である。すなわち、第２
図のＣＬＫＢ１１２の立ち上がりのいずれのタイミング
でもＮＣＰＵＡｏｏｏを受は付けることが可能である。
以上のように本実施例によれば、表示メモリアドレスカ
ウンタ１３のクロックＣＬＫＡＩＩＩの２倍の周期のＣ
ＬＫＢ １１２でＣＰＵ３の画像メモリアクセス信号（
ＮＣＰＵＡ）０００をサンプリングすることにより、第
２図（ｂ）のＸｌでＮＣＰＵＡＯＯＯがロウレベルにな
ってもＣＰＵ３が画像メモリ２をアクセスを終了するま
での時間は最大表示メモリアドレス１周期（ＣＬＫＡＩ
ＩＩの１周期）で良い。
ウンタ１３のクロックＣＬＫＡＩＩＩの２倍の周期のＣ
ＬＫＢ １１２でＣＰＵ３の画像メモリアクセス信号（
ＮＣＰＵＡ）０００をサンプリングすることにより、第
２図（ｂ）のＸｌでＮＣＰＵＡＯＯＯがロウレベルにな
ってもＣＰＵ３が画像メモリ２をアクセスを終了するま
での時間は最大表示メモリアドレス１周期（ＣＬＫＡＩ
ＩＩの１周期）で良い。
発明の効果
以上に述べてきたように、本発明によれば、従来の画像
メモリ表示制御装置を太き（変更することなく、表示画
面に乱れを起こさない高速画像メモリ表示制御装置を実
現することができ、実用的にきわめて有用である。
メモリ表示制御装置を太き（変更することなく、表示画
面に乱れを起こさない高速画像メモリ表示制御装置を実
現することができ、実用的にきわめて有用である。
第１図は本発明の一実施例における画像メモリ表示制御
装置のブロック図、第２図（ａ） 、 （ｂ）は第１図
で示した画像メモリ表示制御装置の動作波形図、第３図
はシステム上での従来例の画像メモリ表示制御装置のブ
ロック図、第４図は従来の一実施例における画像メモリ
表示制御装置のブロック図、第５図（ａ） 、 （ｂ）
は第４図の画像メモリ表示制御装置の動作波形図、第６
図は第４図で示した従来の画像メモリ表示制御装置のサ
ンプリング部の回路図、第７図は第６図で使用されてい
るフリップ７０ツブの真理値図、第８図は第４図の従来
例の画像メモリ表示制御装置の状態遷移図、第９図は第
８図示従来例装置の波形図である。 １・・・・・・画像メ′モリ表示制御装置、２・・・・
・・画像メモリ、３・・・・・・ＣＰＵ （中央制御装
置）４・・・・・・表示器、１１・・・・・・クロック
供給部、１２・・・・・・サンプリング部、１３・・・
・・・表示メモリアドレスカウンタ部、１４・・・・・
・セレクタ部、１５・・・・・・スリースティトバッフ
ァ一部、５１・・・・・・セット付フリップ７０ツブ、
５２・・・・・・セット付フリップ７０ツブの出力、５
３・・・・・・セット、リセット付フリップフロップ、
５４・・・・・・セット、リセット付フリップフロップ
の出力、０００・・・・・・ＮＣＰＵＡ （外部からの
画像メモリアクセス命令）、００１・・・・・・ＮＲ８
（リセット信号）、００２・・・・・・ＣＰＵＡＤ （
外部からの画像メモリアドレス）、００３・・・・・・
ＲＥＡＤＹ（ＮＣＰＵＡＯＯＯをサンプリングした結果
を外部に出力する信号）、００４・・・・・・ＡＤＲ（
画像メモリアドレス）、００５・・・・・・ＣＬＫ （
ＮＣＰＵＡｏｏｏのラッチ信号）、１１１・・・・・・
ＣＬＫＡ （表示メモリアドレスカウントクロック）、
１１２・・・・・・ＣＬＫＢ （ＣＬＫＡ １１１の２
倍の周期のクロック）、１２１・・・・・・ＲＤＹ （
ＮＣＰＵＡＯＯＯをサンプリングした信号）、１２２・
・・・・・ＥＮＣＰＵ（セレクタ１４の選択信号）、１
３１・・・・・・ＤＩＳＡＤ（表示メモリアドレス）。 代理人の氏名 弁理士 中尾敏男 ほか１名第３ １！
！ｌ １−ａ＆メモ！
／＃Ｊｆｊｌｌｆｉ１本−表示姦 第７図 ＜（１）
＜ｂ。 第８図 ＮＲ５−ＮＣＰＵＡ−ＪＬ
装置のブロック図、第２図（ａ） 、 （ｂ）は第１図
で示した画像メモリ表示制御装置の動作波形図、第３図
はシステム上での従来例の画像メモリ表示制御装置のブ
ロック図、第４図は従来の一実施例における画像メモリ
表示制御装置のブロック図、第５図（ａ） 、 （ｂ）
は第４図の画像メモリ表示制御装置の動作波形図、第６
図は第４図で示した従来の画像メモリ表示制御装置のサ
ンプリング部の回路図、第７図は第６図で使用されてい
るフリップ７０ツブの真理値図、第８図は第４図の従来
例の画像メモリ表示制御装置の状態遷移図、第９図は第
８図示従来例装置の波形図である。 １・・・・・・画像メ′モリ表示制御装置、２・・・・
・・画像メモリ、３・・・・・・ＣＰＵ （中央制御装
置）４・・・・・・表示器、１１・・・・・・クロック
供給部、１２・・・・・・サンプリング部、１３・・・
・・・表示メモリアドレスカウンタ部、１４・・・・・
・セレクタ部、１５・・・・・・スリースティトバッフ
ァ一部、５１・・・・・・セット付フリップ７０ツブ、
５２・・・・・・セット付フリップ７０ツブの出力、５
３・・・・・・セット、リセット付フリップフロップ、
５４・・・・・・セット、リセット付フリップフロップ
の出力、０００・・・・・・ＮＣＰＵＡ （外部からの
画像メモリアクセス命令）、００１・・・・・・ＮＲ８
（リセット信号）、００２・・・・・・ＣＰＵＡＤ （
外部からの画像メモリアドレス）、００３・・・・・・
ＲＥＡＤＹ（ＮＣＰＵＡＯＯＯをサンプリングした結果
を外部に出力する信号）、００４・・・・・・ＡＤＲ（
画像メモリアドレス）、００５・・・・・・ＣＬＫ （
ＮＣＰＵＡｏｏｏのラッチ信号）、１１１・・・・・・
ＣＬＫＡ （表示メモリアドレスカウントクロック）、
１１２・・・・・・ＣＬＫＢ （ＣＬＫＡ １１１の２
倍の周期のクロック）、１２１・・・・・・ＲＤＹ （
ＮＣＰＵＡＯＯＯをサンプリングした信号）、１２２・
・・・・・ＥＮＣＰＵ（セレクタ１４の選択信号）、１
３１・・・・・・ＤＩＳＡＤ（表示メモリアドレス）。 代理人の氏名 弁理士 中尾敏男 ほか１名第３ １！
！ｌ １−ａ＆メモ！
／＃Ｊｆｊｌｌｆｉ１本−表示姦 第７図 ＜（１）
＜ｂ。 第８図 ＮＲ５−ＮＣＰＵＡ−ＪＬ
Claims (1)
- クロック信号供給部と、表示メモリアドレスを前記のク
ロック信号によって計数する表示メモリアドレスカウン
タと、外部からの画像メモリアクセス信号を前記のクロ
ック信号の２倍の周波数のクロック信号でサンプリング
し、外部にその結果を出力するサンプリング部と、外部
からの画像メモリアドレスまたは前記表示メモリアドレ
スカウンタから出力される表示メモリアドレスのいずれ
かを選択するセレクタとで構成されたことを特徴とする
画像メモリ表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005867A JPH01182884A (ja) | 1988-01-14 | 1988-01-14 | 画像メモリ表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005867A JPH01182884A (ja) | 1988-01-14 | 1988-01-14 | 画像メモリ表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01182884A true JPH01182884A (ja) | 1989-07-20 |
Family
ID=11622898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005867A Pending JPH01182884A (ja) | 1988-01-14 | 1988-01-14 | 画像メモリ表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01182884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6206461B1 (en) * | 1998-07-01 | 2001-03-27 | Daimlerchrysler Ag | Bottom structure for a self-supporting frame body of a motor vehicle |
-
1988
- 1988-01-14 JP JP63005867A patent/JPH01182884A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6206461B1 (en) * | 1998-07-01 | 2001-03-27 | Daimlerchrysler Ag | Bottom structure for a self-supporting frame body of a motor vehicle |
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