JPH0118513B2

JPH0118513B2 -

Info

Publication number: JPH0118513B2
Application number: JP53152775A
Authority: JP
Inventors: Moori Kurisuchan; Kuroodo Ramare Jan
Original assignee: Bull SAS
Current assignee: Bull SAS
Priority date: 1977-12-12
Filing date: 1978-12-12
Publication date: 1989-04-06
Also published as: GB2014400A; FR2411444B1; FR2411444A1; GB2014400B; NL7811991A; IT1160308B; US4281291A; JPS5489712A; IT7830568A0; DE2853617C2; DE2853617A1

Description

【発明の詳細な説明】

この発明は、データを検出するための装置に関
するものである。特に、この発明は、磁気記録媒
体に記録されているデータを検出するのに適用可
能なものである。説明の便宜上この発明は磁気テープ・デツキの
磁気テープに記録されているデータの検出に適用
されるものとして説明するけれども、当業者には
明らかであるように、この発明は、電気信号の形
態で伝送されるデータを検出するための、どのよ
うな装置にも同様に適用可能なものである。現在のデータ処理方式においては、磁気テー
プ・デツキが一般に使用されている。その理由
は、その記憶容量が大きいこと、および、処理装
置からのデータに対するアクセス命令を磁気読取
り／書込みヘツドが受けた時点から、当該磁気読
取り／書込みヘツドが磁気記録テープ上に記録さ
れているデータに対するアクセスを行なうまでに
必要な時間が比較的短いことのためである。既に周知であるように、このような磁気テープ
には、数百分の１ミリメートルを超えない幅を有
する平行な記録トラツク上に、コード化された形
態のデータが記録されている。最も頻繁に用いら
れるコードは２種コードであり、また、記録トラ
ツクの本数は通常９本である。現在の慣行によれば、テープ・デツキには着脱
可能な磁気記録テープが１個だけ備えられてい
て、この磁気記録テープに対するデータの読取
り／書込み動作が完了すると、直ちに他の磁気記
録テープと交換するようにされている。このような磁気記録テープからのデータの読取
りを行なうために、各記録トラツクには関連する
読取り／書込みヘツドが設けられていて、この読
取り／書込みヘツドは、当該記録トラツクから極
めて僅少な間隔をおいて離されているか、また
は、当該記録トラツクと接触するようにされてい
る。この磁気記録テープは、記録トラツクと関連
する全ての読取り／書込みヘツドによつて形成さ
れたヘツド・アセンブリを不連続に通過するよう
にされる。これを時間的な側面からみると、この
磁気記録テープの不連続な運動は、一連の「単
位」運動の形態をとつており、また、各「単位」
運動は次のような相から構成されている。 (a) 磁気記録テープを強力に加速させて、当該磁
気記録テープを増速させる増速相、 (b) 実質的に一定の速度V₀で移動する運動相、 (c) 磁気記録テープが完全に停止するまで、当該
磁気記録テープを強力に減速させる制御相。ところで、磁気記録テープからのデータの読取
りは、一般的に、各「単位」運動の中の、増速相
の終了時から実質的に一定の速度V₀で移動する
運動相において行なわれる。このデータの読取り中に生じる速度V₀を中心
とした磁気記録テープの速度変動は、磁気記録テ
ープの速度における緩慢な変動と呼ばれている。
通常、このような変動は速度V₀の±25％になり、
ときには、50％にもなることがある。また、この
ような変動が持続する時間は、数十分の１秒台で
ある。これに対して、上記された緩慢な変動の持
続時間に比べて、約千分の１程度の短い持続時間
を有する速度変動は、磁気記録テープの速度の瞬
時変動と呼ばれている。ここで、「ビツト」なる術語は、２進「０」ま
たは２進「１」デジツトを表わすものである。そ
して、このデジツトの表現形態は、磁気記録信号
の形態であつてもよく、または、電気的な論理信
号の形態であつてもよいものであつて、「論理０」
および「論理１」と呼ばれる２個の値をとる信号
の形態であればよい（ここに、「論理０」は、通
常は、干渉現象による作用を回避するために、０
ボルトではないが、０ボルトに近い電圧に対応し
ており、これに対して、「論理１」は、５ボルト
に等しい電圧に対応している）。既に周知であるように、アナログ的な電気信号
とは、その電圧が２個の極値間で連続的に変化す
ることができる信号として定義付けされるもので
ある。２進コード化された形態で磁気記録テープ上に
記録されているデータ項目は、「データ・ビツト」
と呼ばれるものである。これらのデータ・ビツトが、記録トラツクと関
連する全ての磁気読取り／書込みヘツドによつて
形成されたヘツド・アセンブリの前面を通過する
と、当該磁気読取り／書込みヘツドから一連のア
ナログ的な電気信号が発生される。そして、これ
らの電気信号は、整形回路によつて、一連の矩形
波状の形態の電気的パルスに整形される。この電
気的パルスの電圧は、最小値V_nioと最大値Ｖmax
との間で変化する。ここでは、説明の便宜のために、ある１個の磁
気読取り／書込みヘツドによつて発生される信号
についてだけ検討するけれども、以下に述べるこ
とについては、他の磁気読取り／書込みヘツドに
よつて発生される信号にも同様に当て嵌まるもの
である。電気的パルスの立上がり縁は、その電圧
が最小値V_nioと最大値Ｖmaxまで変化する部分を
指称するものである。同様にして、この電気的パ
ルスの立下がり縁は、その電圧が最大値Ｖmax
から最小値V_nioまで変化する部分を指称するもの
である。磁気記録テープにおいて最も頻繁に用いられる
２進コード式のデータは、次のようにしてコード
化されている。即ち、ある所定の信号を読取り、
整形した後「論理１」に等しいビツトが電気的パ
ルスの立上がり縁に対応し、これに対して、「論
理０」に等しいビツトが当該電気的パルスの立下
がり縁に対応するようにコード化されている。一
連の矩形波状の電気信号は、公称周波数F₀およ
び周期T₀を有する実質的に循環的な信号DEを構
成しており、この信号は、周期T₀の「ビツト・
セル」と呼ばれる一連の「単位」信号として定義
付けされる。先の周波数F₀は、明らかなように、
磁気記録テープの移動速度に比例している。その
移動速度が高ければ高い程、磁気記録テープから
単位時間当たりに読取られるデータ項目の数も多
くなる。周波数F₀と速度V₀とは対応関係にあり、
磁気記録テープの移動速度に変動があれば、これ
に対応して、周波数にも変動が生じる。即ち、速
度の変動が緩慢なときには、これに対応して、周
波数の変動も緩慢である。これに対して、速度が
瞬時的に変動するときには、これに対応して、周
波数も瞬時的に変動する。ここで、所与の「ビツ
ト・セル」が始まる時点がt₀で表されるものとす
ると、時点（t₀＋T₀／２）は「ビツト・セルの中
心」と呼ばれ、また、時点（t₀＋T₀）は「ビツ
ト・セルの終端」と呼ばれる。各セルは、それぞ
れの中央部に位置する立上がりパルス縁または立
下がりパルス縁を有しており、また、ときによつ
ては、該当のセルの終端部に位置する立上がりパ
ルス縁または立下がりパルス縁を有することもあ
る。ここで、「ビツト・セル」」の中心部に位置す
る縁だけがデータ・ビツトを表わすものとされ
る。同様にして、信号DEは、偶数番目のビツト・
セルCB₀、CB₂、CB₄、CB_i、………CB_2oによる
第１の集合と、奇数番目のビツト・セルCB₁、
CB₃、CB_j、………CB_2o+1による第２の集合との
組合わせとして形成されるものと定義付けされ
る。ここで、ｎは整数を表わすものであり、ま
た、奇数番目のビツト・セルの各々は、時間的に
は、２個の偶数番目のビツト・セルの間に位置す
るようにされる。従つて、時間的にみれば、ビツ
ト・セルCB₁はビツト・セルCB₀の直後に位置す
るとともに、ビツト・セルCB₂の直前に位置する
ことになる。このことは、その他のビツト・セル
についても同様である。信号DEはテープ・デツキのデータ検出装置に
伝送されるが、その目的とするところは、磁気記
録テープ上に記録されているデータ・ビツトの
各々の値を判定することにある。現在の慣行によ
れば、この検出装置は、次のような３個の連続的
なシーケンスに従つて動作される。シーケンス１信号DEの全ての立上がりパルス縁および立下
がりパルス縁から、データ・ビツトを表わすも
の、即ち、ビツト・セルの中心部に位置する縁を
識別する。シーケンス２所与のビツト・セルに属するこれらのパルス縁
の各々を、当該セルの周期T₀中は一定に留まる
振幅を有する信号に変換する。このとき、立上が
りパルス縁は「高パルス」と呼ばれる一定の正の
振幅を有する信号に変換し、また、立下がりパル
ス縁は「低パルス」と呼ばれる一定の負の振幅を
有する信号に変換する。これらの正および負の振
幅を有する信号を総括的に「信号DEI」と呼ぶこ
とにする。シーケンス３「ビツト・セル」の各周期T₀中に、信号DEI
から、各セルに対応するビツトの値として、「ビ
ツト１」に対応する高レベルおよび「ビツト０」
に対応する低レベルを判定する。磁気記録テープおよび磁気読取り／書込みヘツ
ドに欠陥があつたり、磁気記録テープの移動速度
に変動があつたりすると、これにより、当該磁気
読取り／書込みヘツドから読取られる信号の振幅
および位相に歪みが生じてくる。即ち、当該信号
の振幅は小さくなり、その位相にはシフトが生じ
る。この歪みは、電子的整形回路によつて、より
顕著なものにされる。更に、磁気記録テープ上に
記録されているデータの密度が高くなればなる
程、この歪みも大きくなる。即ち、磁気記録テー
プの単位長当たりに記録されたデータ項目の数が
多くなればなる程、当該歪みも大きくなる。信号DEにおける、このような位相および振幅
の歪みは、相当に困難に問題になる可能性があ
る。信号DEおよびDEIに相当に大きい位相および
振幅の歪みがあるにも拘わらず、極めて高い精度
をもつてデータ・ビツトの検出が可能にされた、
単純で効果的なテープ・デツキ用のデータ検出装
置は、既に知られているものがある。従来より知られているこのようなデータ検出装
置を構成するものは、信号DEにより同期化され
て、同一周波数のクロツク信号Ｈを発生させる電
気的なクロツク回路、および、信号DEおよびＨ
を受信して上述されたシーケンス１およびシーケ
ンス２を実行して、信号DEIを積分装置に出力さ
せるレベル変換装置である。そして、前記の積分
装置を構成するものは、それぞれに容量性積分素
子を備え、かつ、それぞれにゼロ・リセツト回路
と関連している。第１および第２の積分器であ
る。これらの第１および第２の積分器は信号Ｈを
も受信するようにされている。そして、第１の積
分器は、対応する偶数番目のビツト・セルの各々
の周期T₀中に、信号DEIの高レベルおよび低レ
ベルの各々を積分し、また、奇数番目のビツト・
セルの各々の周期T₀中に、関連のゼロ・リセツ
ト回路によつてゼロにリセツトされる。これに対
して、第２の積分器は、対応する奇数番目のビツ
ト・セルの々の周期T₀中に、信号DEIの高レベ
ルおよび低レベルの各々を積分し、また、偶数番
目のビツト・セルの各々の周期T₀中に、関連の
ゼロ・リセツト回路によつてゼロにリセツトされ
る。前記の周期T₀は、積分装置の積分周期と呼
ぶこともできる。そして、この積分周期T₀の
各々の間に、積分装置によつて１回の積分動作が
なされるということもできる。ここで、「積分器をゼロにリセツトする」なら
術語は、積分器をその初期のリセツト状態に戻す
動作を定義付けるために任意に用いられたもので
ある。そして、この積分器の初期のリセツト状態
とは、容量性積分素子の端子のいずれにおける電
圧でもゼロに等しくなくても、同じリセツト状態
に留まることである。積分装置で発生された信号DEINTは、各ビツ
ト・セルの各周期T₀における終端での信号の符
号を判定するための判定回路に伝送される。ここ
での符号が正であるときには、対応するビツトは
「１」に等しく、これに対して、当該符号が負で
あるときには、対応するビツトは「０」に等し
い。テープ・デツキその他の磁気記録媒体を用いた
記憶装置から読取られる信号の周波数よりも低い
周波数の信号を積分動作により検出したい場合で
あつて、積分装置における積分器をゼロにリセツ
トすることに起因する時間的なロスがその検出精
度に悪影響を及ぼさない場合には、容量性積分素
子からなる単一の積分器を有する積分装置を使用
することが可能である。単純で信頼性があり、高い精度で積分動作をす
ることができる廉価な積分装置は、既に知られて
いるものであつて、例えば、この発明と同一の出
願人により先に出願されたフランス国特許願第
7734162号に開示されている。このような積分装置を構成するものは、少なく
とも１個の積分器、積分器制御装置、および、電
流発生器である。そして、該積分器は容量性積分
素子を備えており、また、各積分動作の終了時に
当該容量性積分素子をゼロにリセツトするゼロ・
リセツト回路と関連付けられている。次に、該積
分器制御装置は、被積分信号DEIおよび信号Ｈを
受信するものであり、また、容量性積分素子の端
子部における積分された信号DEINTの符号が信
号DEIの符号に等しくされ、電流の流れる時間が
周期T₀に等しくされるようなやり方で、該容量
性積分素子に対する充電電流の方向を制御すると
ともに、当該容量性積分素子に電流が流れ込む時
間を制御するためのものである。そして、該電流
発生器は、該容量性積分素子に対して、信号DE
の周波数F₀に比例した電流を供給するためのも
のである。このような積分装置によつて発せられる信号
DEINTに対応する電圧Vcは、周波数F₀の緩慢な
変動やデツキ上の磁気記録テープの移動速度の緩
慢な変動に拘わらず一定に維持されており、ま
た、周波数の瞬時的な変動の間も充分な振幅を維
持するようにされて、信号DEINTの符号が充分
な精度をもつて判定される。単純で廉価なゼロ・リセツト回路もまた知られ
ており、これも前述のフランス国特許願第
7734162号に開示されている。このようなゼロ・
リセツト回路を構成するものは、好適には、シヨ
ツトキー・タイプのダイオード・ブリツジであ
る。このダイオード・ブリツジにおける２個の第
１の対角点には異なる定電圧が加えられている。
そして、当該ダイオード・ブリツジの２個の第２
の対角点については、その第１のものは、ゼロ・
リセツト回路と関連された積分装置の容量性積分
素子の端子部に接続されていて、当該端子部にお
ける電圧は電圧Vcの関数として変動しており
（該容量性積分素子の他の端子部における電圧は
一定に維持されている）、また、その第２のもの
には、ある一定の基準電圧が加えられている。このダイオード・ブリツジにおける該２個の第
２の対角点の双方が同一電位になり、当該ダイオ
ード・ブリツジが平衡状態になつたときに、この
積分装置はゼロにリセツトされる。この発明において可能にされることは、前掲の
フランス国特許願に開示されている積分装置を用
い、また、上述されたタイプのゼロ・リセツト回
路を積分装置における積分器と関連させることに
より、前述されたデータ検出装置の精度を改善す
るとともに、そのコストを軽減させることであ
る。この発明によれば、周波数F₀の一連の電気信
号の形態で供給されるデータを検出するための装
置は下記のように構成されている。即ち、前記一
連の電気信号により同期化されて、同一周波数の
クロツク信号Ｈを発生させるクロツク回路；前記
一連の信号および信号Ｈを受信して、一連の正の
レベルおよび負のレベルからなる信号DEIを発生
させるレベル変換装置；信号DEIを受信して信号
DEINTを発生させる積分装置；および、信号
DEINTを受信してその符号を判定し、この符号
の関数としての値を有するデータ・ビツトを発生
させる判定回路；から構成されている。そして、
前記積分装置を特徴的に構成するものは、容量性
積分素子からなる少なくとも１個の積分器、該積
分器の制御装置、各レベルの積分動作の終了時に
該積分器をゼロにリセツトするための回路、およ
び、該容量性積分素子に対して周波数F₀に比例
した充電電流を供給する電流発生器である。な
お、該積分器の制御装置は、信号DEIを受信して
おり、また、前記レベルの符号および持続時間の
関数として、該容量性積分素子に対する充電電流
の方向の制御をし、および、該容量性積分素子内
の電流が流れる時間の制御をする。この発明によるデータ検出装置の好適な実施例
において、その積分装置は下記のように構成され
ている。即ち、第１および第２の積分器；前記電
流発生器の出力部と前記第１および第２の積分器
の入力部との間に接続されたスイツチング装置で
あつて、前記第１の積分器に対する制御装置およ
び前記第２の積分器に対する制御装置を備えた前
記スイツチング装置；前記第１の積分器をゼロに
リセツトするための回路；および、前記第２の積
分器をゼロにリセツトするための回路；から構成
されている。ここで、前記スイツチング装置は、
前記第１の積分器が積分動作をしており、前記第
２の積分器はそのゼロ・リセツト回路によりゼロ
にリセツトされている態様で（または、これと反
対の態様で）、一連の被積分信号および前記電流
発生器により供給される電流を受け入れるように
される。この発明における他の特徴や利点については、
添付図面に関連して単なる一例として示されてい
るような、下記の説明から更に明らかにされる。この発明によるデータ検出装置の構成および動
作についてその理解を原理的に深めるために、記
録されたデータを検出するための従来のこの種の
装置の構成および動作上の原理について、幾つか
の事項を検討しておく。なお、ここでのデータが
記録されているものは、例えば、データ処理シス
テムにおける磁気記憶装置の一部をなす、テープ
デツキ上の磁気テープや他の任意の磁気媒体（特
に磁気デイスク）である。第１図に示されているものは、下記のような、
この種のデータ検出装置における、種々の主要な
構成要素である。即ち、 − 可変周波数発振器VFO、 − テープ・デツキの磁気ヘツドによつて読取ら
れた信号を整形する回路からの入力信号DEの
レベルを変換して、信号DEIを発生させる回路
TRANSNIV、 − 信号DEIを積分して、信号DEINTを発生さ
せる装置DISINTEG、および − 積分された信号DEINTの符号を判定して、
データ・ビツトの値を決定する判定回路
DECID。可変周波数発振器VFOがその入力部で受信す
る入力信号DE（第２図を参照）は、テープ・デツ
キ（第１図には、簡略化のために示されていな
い）の磁気読取り／書込みトラツクによつて発生
された一連の信号を整形するための回路で発生さ
れたものである。一連の論理パルスからなる信号
DEは、ここでの例においては、磁気記憶装置に
おいて多用されているような、「PE」コードと呼
ばれる２進コードを用いてコード化されている。
この信号DEは、周期T₀の一連のビツト・セル
CB₁、CB₂、CB₃、CB_i、CB_i+1、CB_oからなるも
のである。そして、ビツト・セルCB₁は時点t₀と
時点t₁との間、ビツト・セルCB₂は時点t₁と時点
t₂との間、そして、ビツト・セルCB_iは時点t_i-1と
時点t_iとの間に位置しており、以下も同様であ
る。各ビツト・セルCB_iに含まれているデータ・
ビツトの値は、当該ビツト・セルの中心部に位置
するパルス縁の性質の関数である。即ち、ビツ
ト・セルCB₁の場合には時点（t₀＋t₁）／２、ビ
ツト・セルCB₂の場合には時点（t₁＋t₂）／２、
ビツト・セルCB_iの場合には時点（t_i-1＋t_i）／２
であり、以下も同様である。パルス縁が立下がり
縁であるときには、対応のビツトは「論理０」に
等しい。これに対して、パルス縁が立上がり縁で
あるときには、対応のビツトは「論理１」に等し
い。ここで第２図を参照することによつて認められ
ることは、ビツト・セルCB₁、CB₂、CB₄、CB_i+2
の場合には対応のビツトは０に等しく、また、ビ
ツト・セルCB₃、CB_i、CB_i+1の場合には対応のビ
ツトは１に等しいということである。既に知られているように、可変周波数発振器
VFOには、位相比較器Cφおよび電圧制御発振器
VCOが含まれていて、その周波数F_Hが実質的に
１／T₀に等しいサンプリング用のクロツク信号
Ｈを発生させる。換言すれば、クロツク信号Ｈの
周波数は入力信号DEの公称周波数F₀に対応して
おり、また、このクロツク信号Ｈの周期は１個の
ビツト・セルの周期T₀に対応している。この可変周波数発振器VFOは下記のように動
作する。即ち、その２個の入力部における信号Ｈおよび信号
DEを受け入れる位相比較器Cφは、これらの信号
の周波数を比較することにより、周波数F₀に比
例した電圧ｅ＝KF₀を有する信号を発生させる。
そして、この信号は電圧制御発振器VCOの入力
部に伝送される。電圧制御発振器VCOから発生
される信号Ｈの周波数は電圧ｅに比例している。
ここで明らかなことは、信号Ｈの周波数F_Hが信
号DEの公称周波数F₀よりも大であるときには電
圧ｅが減少し、その結果として信号Ｈの周波数
F_Hが変化して、最終的にはF₀≒F_Nになるという
ことである。従つて、今後は、入力信号DEおよ
びクロツク信号Ｈの周波数は、いずれもF₀とし
て参照する。レベル変換回路TRANSNIVは２個の乗算器
M₁およびM₂を備えていて、入力信号DEを、積
分装置DISINTEGで積分されるべき信号DEIに
変換する。第２図において認められるように、信
号DEIのレベルはビツト・セルの全周期T₀にわ
たつて一定であつて（ただし、詳細に後述される
ように、ビツト・セルの周期T₀中の、入力信号
DEに位相歪みがある場合を除く）、正または負の
いずれかの符号が付されている。ここで、正のレ
ベルはビツト１に対応し、また、負のレベルはビ
ツト０に対応している。換言すれば、各ビツト・セルについて、ビツト
の値が立上がりまたは立下がりパルス縁によつて
指示される信号DEから、ビツトの値が該信号DE
の符号の関係である信号DEIに、レベル変換回路
TRANSNIVによつて変換されることになる。信
号DEに基づいてビツトの値を検出することに比
べて、信号DEIに基づいてビツトの値を検出する
ことに方が容易であることは明らかである。このレベル変換回路TRANSNIVは下記のよう
に動作する。即ち、乗算器M₁は信号DEを受信して、これを信号
M_kに変換する。この信号M_kの最大振幅はＡ／√
T₀であり、また、その最小振幅は−Ａ／√₀で
ある。ここに、Ａは任意の定数である。乗算器M₂は、一方では信号M_kを受信し、他方
では信号Ｈに比例した信号φ（ｔ）を受信する。
ここで、前記信号φ（ｔ）の最大振幅は＋１／√
T₀であり、また、その最小振幅は−１／√₀で
ある。この乗算器M₂の出力部からは、信号DEI
＝M_kXφ（ｔ）が生成される。積分装置DISINTEGは、ビツト・セルCB_iの各
周期にわたり信号DEIを積分して、下記の信号
DEINTを生成させる。 DEINT＝∫^T ₀₀DEI＝∫^T ₀₀M_kXφ（ｔ）dt 判定装置DECIDは、信号DEINTを受け入れ
て、ビツト・セルCB_iを積分する各周期T₀の終了
時（即ち、実質的には時点t_i）において、当該信
号の符号を判定する。この判定装置DECIDから
生成される論理信号SBは、これらの周期の各々
の間（即ち、時点t₀と時点t₁との間、時点t₁と時
点t₂との間、時点t₂と時点t₃との間等）の、該当
のビツト・セルに対応するデータ・ビツトの値を
定めるためのものである。信号DEINTの符号が正であるときには、これ
に対応する論理信号SBは１である。これに対し
て、当該信号DEINTの符号が負であるときに
は、これに対応する論理信号SBは０である。ここで注意されるべきことは、信号DEINTの
符号の判定が、ビツト・セルCB_iの積分周期の終
了時になされることから、信号SBで指示される
ものは、次のビツト・セルCB_i+1の周期中（即ち、
時点t_iと時点t_i+1との間）でのセルに対応するビツ
トだけであるということである。次に、第２図および第３図において、ビツト・
セルCB_i+1についての検討をする。なお、第３図
は、第２図を部分的に拡大して示すものである。
いま、ビツト・セルCB_i+1には、持続時間Δt₁お
よびΔt₂の、２個の位相歪み（即ち、位相誤差）
があるものとする。信号DE，M_k，φ（ｔ），DEI
およびDEINTは、いずれも点線で示されてい
る。（なお、位相歪みのない理想的なビツト・セ
ルCB_i+1は、他のビツト・セルCB₁、CB₂、CB₃、
CB_i、CB_i+1と同様に、実線で示されている。）図
から認められるように、時点t_i（t_i＋Δt₁）とt′_i（t
′_i
＋Δt₂）との間で、信号DEIの振幅が急激にＡ／
T₀から−Ａ／T₀まで変化する。その結果として、
これらの時点間では、積分された信号DEINTは
負の勾配を有することになる。従つて、積分周期
T₀の終了時（時点t_i+1）において信号DEINTの
振幅はA′に等しく、A′よりは小さくなる。この
振幅Ａは、信号DEのビツト・セルCB_i+1に位相誤
差がないときに、信号DEINTが到達する振幅で
ある。尤も、現在の技術によれば、判定装置
DECIDを可能化させることにより信号DEINTの
符号を決定すること、従つて、ビツト・セル
CB_i+1内のデータ・ビツトの値を決定することは、
この振幅A′で充分である。ここで注意されることは、信号DEの周波数の
瞬時的変動に対応する当該信号DEの位相誤差は、
積分器によつて、信号DEINTの振幅の変動に変
換されるということである。この信号DEINTは
時間の関数として直線的に変化するものであるこ
とから、その振幅の変化（Ａ−A′）を計測する
ことにより、全体的な誤差（Δt₁＋Δt₂）を決定
すること、従つて、信号DEの周波数の変動を決
定することが可能にされる。第４図に示されているように、この発明の好適
な実施例であるデータ検出装置における積分装置
は、下記の諸手段から構成されている。 − 周波数F₀に比例した正の電流を発生させる
電流発生器GCP； − ２個の好適には同等の積分器INTEG₁および
INTEG₂であつて、それぞれに、これも同等の
容量性積分素子C₁およびC₂を備えたもの； − 該２個の積分器INTEG₁およびINTEG₂の各
１個を制御するための、２個の同等の制御装置
COM₁およびCOM₂を組み合わせて形成された
スイツチング装置AIG［このスイツチング装置
AIGは、好適には、それぞれに制御装置COM₁
およびCOM₂を形成しているような、２組のス
イツチ（I₁₁−I₂₁）、（I₁₂−I₂₂）からなるマルチ
プレクサである］；および、 − 積分器INTEG₁およびINTEG₂をリセツトす
るための、２個の好適には同等の零リセツト回
路CIRCRAZ₁およびCIRCRAZ₂からなる零リ
セツト装置DISRAZ。なお、この積分装置については、前掲のフラン
ス国特許願第7734162号において説明されている。入力信号DEの周波数F₀に比例した制御電圧Ｅ
を、比較器Cφから増幅器AMPを介して受け入れ
る電流発生器GCPは、当該入力信号DEの周波数
F₀に比例した電流i_e＝K₁F₀を発生する。この電
流はスイツチング装置AIGに伝送されるが、この
スイツチング装置AIGは、被積分信号DEI、信号
Ｈ、および、該信号Ｈを分周器DIVにより分周し
て得られた信号Ｈ／２をも受け入れる。スイツチング装置AIGは、奇数番目のビツト・
セルCB₁、CB₃、CB₅、CB_2o+1のときには、前記
の電流を、制御装置COM₁を介して積分器
INTEG₁の容量性積分素子C₁に伝送する。これに
対して、偶数番目のビツト・セルCB₀、CB₂、
CB₄、CB₆、CB_2oのときには、前記の電流を、制
御装置COM₂を介して積分器INTEG₂の容量性積
分素子C₂に伝送する。従つて、容量性積分素子
C₁およびC₂の各々に対する充電電流i_cおよびi′_c
は、絶対値としてみれば、実質的にはi_eに等しく
なる。かくして、積分器INTEG₁により発生され
て、容量性積分素子C₁で受け入れられる信号は
DEINT₁であり、また、積分器INTEG₂により発
生されて、容量性積分素子C₂で受け入れられる
信号はDEINT₂である。そして、積分装置
DISINTEGによつて発生される信号DEINTは、
奇数番目のビツト・セルの周期中にはDEINT＝
DEINT₁であり、また、偶数番目のビツト・セル
の周期中にはDEINT＝DEINT₂である。ゼロ・
リセツト回路CIRCRAZ₂によつて積分器INTEG₂
をゼロにリセツトすることは、積分器INTEG₁
（奇数番目のビツト・セル）による積分動作の実
行中（即ち、時点t₁とt′₁との間、時点t₃とt′₃との
間等）になされる。同様にして、ゼロ・リセツト
回路CIRCRAZ₁によつて積分器INTEG₁をゼロに
リセツトすることは、積分器INTEG₂（偶数番目
のビツト・セル）による積分動作の実行中（即
ち、時点t₂とt′₂との間、時点t₄とt′₄との間等）に
なされる。第２図から明らかであるように、ゼロ
へのリセツトの期間は、即ち、（t′₁−t₁）、（t′₂−
t₂）、（t′₃−t₃）は、T₀よりも小にされている。か
くして、各積分器は、新しい積分動作を開始する
のに先だつてゼロにリセツトされる。前掲のフランス国特許願第7734162号には、下
記の事項が開示されている。 (a) 信号Ｈ／２で制御されることは、積分器
INTEG₁およびINTEG₂による積分、および、
ゼロ・リセツト回路CIRCRAZ₁および
CIRCRAZ₂による前記積分器のゼロへのリセ
ツトである。 (b) 信号Ｈで規定されることは、積分器INTEG₁
およびINTEG₂よる信号DEIの積分の限界およ
び期間である。 (c) 信号DEIで決定されることは、一方では制御
装置COM₁のスイツチI₁₁およびI₂₁の開閉制御
をし、他方では制御装置COM₂のスイツチI₁₂お
よびI₂₂の開閉制御をすることにより、積分さ
れた信号DEINT₁およびDEINT₂のいずれが判
定回路DECIDを通過されるかということであ
る。積分器INTEG₁がゼロにリセツトされてい
るときには、関連の制御装置COM₁のスイツチ
は開にされている。これは積分器INTEG₂がゼ
ロにリセツトされるときにも当て嵌まることで
ある。かくして、積分器INTEG₁がその積分相にあつ
て、信号DEIが正であるときには、スイツチI₁₁は
閉にされており、また、スイツチI₂₁は開にされ
ている（例えば、時点t₂とt₃との間で）。積分さ
れた信号DEINT₁は正であつて、その積分は正で
あるといわれる。従つて、容量性積分素子C₁に
対する充電電流は正であつて、これはI_c+と呼ば
れる。信号DEIが負であるときには、スイツチI₁₁は開
にされており、また、スイツチI₂₁は閉にされて
いる。従つて、積分された信号DEINT₁は負であ
つて、その積分は負であるといわれる。そのため
に、当該充電電流は負であつて、これはI_c-と呼
ばれる。これは積分器INTEG₂にも当て嵌まるこ
とである。かくして、信号DEIが正のときには： i_c＝i_c+、信号DEIが負のときには： i_c＝i_c-、なる関係が成立する。下記の表は、スイツチング装置AIGにおける４
個のスイツチI₁₁，I₂₁，I₁₂およびI₂₂の動作、およ
び、積分器INTEG₁，INTEG₂の動作の仕方を概
略的に示すものである。

【表】なお、この表において、(1)はスイツチが閉路状
態にあることを表しており、また、（０）は開路
状態にあることを表している。また、正の積分の
場合には比率i_c／i_eは１に等しく、負の積分の場
合には−１に等しいことが想起される。各容量性積分素子C₁，C₂の充電電流I_cは下記の
ように表される。 i_c ＝K₁F₁ i′_c そして、各積分周期T₀の終了時において容量
性積分素子C₁，C₂の端子に現れる信号DEINTの
電圧値V_cは下記のように表される。 V_c＝（i_c／Ｃ）xT₀＝（K₁T₀／Ｃ）xF₀＝Ｋ／Ｃ＝
定数ただし、Ｃ＝C₁＝C₂とする。かくして、周波数F₀に緩やかな変動があり、
また、テープ・デツキにおける磁気テープの移動
速度の緩やかな変動があつたとしても、積分器
INTEG₁，INTEG₁の出力部における信号の電圧
値は一定に留まることになる（ただし、第２図お
よび第３図を参照しながら先に説明したように、
この事実は、周波数の瞬時的な変動には当て嵌ま
らない）。このような積分動作を行う装置のため
に、この発明におけるデータ検出装置の精度を高
くすることができる。積分器INTEG₁，INTEG₂には、それぞれに、
容量性積分素子C₁，C₂と関連する負性電流発生
器GCN₁，GCN₂が備えられている。なお、これ
らの構成および動作については、先に触れたフラ
ンス国特許願第7734162号に詳述されている。第５図に示されているゼロ・リセツト装置
DISRAZは、下記の諸手段から構成されている。 − 積分器INTEG₁に対するゼロ・リセツト回路
CIRCRAZ₁を形成する第１のダイオード・ブ
リツジP₁、 − 積分器INTEG₂に対するゼロ・リセツト回路
CIRCRAZ₂を形成する第２のダイオード・ブ
リツジP₂（好適には、P₁と等価である）、 − ダイオードDIOD₁、 − ダイオードDIOD₂、 − ダイオード・ブリツジP₁，P₂の制御回路を
形成するトランジスタ・スイツチQ₁，Q₂。ここで説明されている実施例において、第１の
ダイオード・ブリツジP₁を構成しているシヨツ
トキー・タイプの４個のダイオードP₁₁，P₁₂，
P₁₃，P₁₄は、例えば、ヒユーレツトパツカード社
製のHP.5082−2813タイプのダイオードである。
ダイオード・ブリツジP₁の対角点P₁S₂は、容量
性積分素子C₁の端子部B₁₁に接続されている。そ
の対角点P₁S₁は、抵抗器R₆₁を介してダイオード
DIOD₁に接続され、また、トランジスタ・スイ
ツチQ₁を介して（例えば＋５ボルトの）正の電
圧源V_Pに接続されている。その対角点P₁S₄は
（例えば−５ボルトの）負の電圧源V_Rに接続され
ている。更に、その対角点P₁S₃は、抵抗器R₅₁を
介してダイオードDIOD₂に接続され、また、ト
ランジスタ・スイツチQ₂を介して正の電圧源V_P
に接続されている。他のダイオード・ブリツジP₂も、同様にして、
４個のシヨツトキー・タイプのダイオードP₂₁な
いしP₂₄で構成されている。このダイオード・ブ
リツジP₂の対角点P₂S₂は、容量性積分素子C₂の
端子部B₂₁に接続されている。その対角点P₂S₄
は、負の電圧源V_Rに接続されている。その対角
点P₂S₁は、抵抗器R₅₂を介してダイオードDIOD₂
に接続され、また、トランジスタ・スイツチQ₁
を介して正の電圧源V_Pに接続されている。その
対角点P₂S₃は、抵抗器R₆₂を介してダイオード
DIOD₁に接続され、また、トランジスタ・スイ
ツチQ₁を介して正の電圧源V_Pに接続されている。ダイオードDIOD₁，DIOD₂のカソードは、（例
えば−９ボルトの）負の電圧源V_oに接続されて
いる。抵抗器R₅₁およびR₅₂は好適には等価のも
のであり、また、抵抗器R₆₁およびR₆₂について
も同様である。この発明における積分装置のこの実施例におい
ては、容量性積分素子C₁の端子部B₁₁における電
圧V_B11がV_R（＝−５ボルト）に等しく、また、端
子部B₂₁における電圧がREF（＝＋５ボルト）に
等しいときに、当該容量性積分素子C₁がその初
期状態に戻つている（放電されている）ものとす
る。容量性積分素子C₁が正の方向で充電（正の積
分）されているときには、前記の電圧V_B11は＋２
ボルトに等しい電圧の変化ΔV_B11を受け、その結
果として、−３（＝−５＋２）ボルトに等しくな
る。これに対して、負の積分のときには、電圧の
変化ΔV_B11は−２ボルトに等しく、従つて、前記
の電圧V_B11は−７（＝−５−２）ボルトに等しく
なる。先に触れたフランス国特許願第7734162号に示
されているが、（これはゼロ・リセツト回路
CIRCRAZ₂の場合にも当て嵌まるけれども、例
えば、ゼロ・リセツト回路CIRCRAZ₂の場合に
おいて、）正の積分の後で、第６Ａ図に示されて
いるように、ダイオードP₁₁，P₁₃は導通状態にな
り、これに対して、ダイオードP₁₂，P₁₄は不導通
状態に留まる。そして、対角点P₁S₂およびP₁S₄
における電位が等しくなるまで、ダイオードP₁₃
および抵抗器R₅₁を介して、容量性積分素子C₁か
らの放電がなされる。従つて、容量性積分素子
C₁は完全に放電され、積分器INTEG₁は完全にゼ
ロにリセツトされる。負の積分（第６Ｃ図）後に
は、ダイオードP₁₁，P₁₃は不導通状態にされ、こ
れに対して、ダイオードP₁₂，P₁₄は導通状態にさ
れる。容量性積分素子C₁は、ダイオードP₁₂およ
び抵抗器R₆₁を介して、対角点P₁S₂およびP₁S₄に
おける電位が等しくなるまで放電され、これによ
り積分器INTEG₁がゼロにリセツトされる。正の
積分（C₁−ダイオードP₁₃−抵抗器R₅₁からなる
回路による）の場合、および、負の積分（C₁−
ダイオードP₁₂−抵抗器R₆₁からなる回路による）
の場合のいずれにおいても、容量性積分素子C₁
に対する放電回路の時定数は下記のように表され
る。（t′₁−t₁）＝（t′₂−t₂）＝（t′₃−t₃）＜T₀ この発明の特徴によれば、データ検出装置にお
ける判定回路DECIDで可能にされることは、デ
ータ・ビツト値の判定をすることに加えて、時点
t_iにおける信号DEINTの振幅A′（第３図を参照）
を、その最大振幅Ａのある所定の分数値（即ち、
例えば、0.25A、0.3A、0.35Aまたは0.4A）に等
しい任意の閾値電圧V〓と比較することにより、
ビツト・セルCB_iの各々における位相誤差の大き
さを定めることである。第７図で示されているように、この発明のデー
タ検出装置における判定回路DECIDは、下記の
諸手段から構成されている。 − 安定化電流発生器STAB、 − 差動増幅器AMPDIF、 − 判定素子ELDEC、 − 位相誤差表示素子INDER、 − 基準電圧（V〓）源SR、 − 比較器COMP₁，COMP₂，COMP₃。差動増幅器AMPDIFに含まれているトランジ
スタT₁およびT₂は、好適には等価のものであつ
て、それらのエミツタは抵抗器r₁およびr₂を介し
て安定化電流発生器STABに接続されている。
これらのトランジスタT₁およびTr₂のコレクタ
は、トランジスタT₁の場合には抵抗器R₃および
R₁を介して、また、トランジスタT₂の場合には
抵抗器R₄およびR₁を介して、一定電圧V₁（この実
施例においては＋５ボルト）の電源SCに接続さ
れている。なお、これらの抵抗器については、好
適には、次のように設定される。 r₁＝r₂；R₃＝R₄ 一定の基準電圧V〓の電源SRは、電源SCと抵抗
器R₂との組み合わせによつて形成されている。判定回路DECIDは次の態様で動作される。安定化電流発生器STABからの安定化電流Ｉ
は、抵抗器r₁およびr₂を介して、トランジスタT₁
およびT₂のエミツタに供給される。これらのト
ランジスタT₁およびT₂は、それぞれのベースに
おいて、信号DEINT₁およびDEINT₂を受け入れ
る。トランジスタT₁の出力部（そのコレクタ）か
らは、信号ｖ＝（DEINT₁−₂）が得られ
る。トランジスタT₂の出力部（そのコレクタ）か
らは、信号−ｖ＝−（DEINT₁−₂）が得
られる。信号ｖは、比較器COMP₁の正の入力部
E_1Pおよび比較器COMP₂の負の入力部E_2oに加え
られる。また、信号−ｖは、比較器COMP₁の負
の入力部E_1oおよび比較器COMP₃の負の入力部
E_3oに加えられる。電源SRからの基準電圧V〓＝
（V₁−R₂I）は、比較器COMP₂およびCOMP₃の
それぞれの正の入力部E_2PおよびE_3Pに加えられ
る。比較器COMP₁における入力部E_1PとE_1oとの間
の電圧差は、ｖ−（−ｖ）＝＋2vに等しい。ここで第２図を参照すると、ビツト・セルCB_i
を積分する各周期T₀の終了時において（即ち、
時点t₁，t₂，t₃………t_i………t_oにおいて）、信号
ｖの符号は信号DEINTの符号と同等である。かくして、比較器COMP₁から出力される一定
の信号s₁は、上述の時点t₁，t₂，t₃，t_iにおいて、
信号DEINTと同等の符号を有している。この信
号s₁は判定素子ELDECに加えられて、この判定
素子ELDECからは信号SBが出力される。比較器COMP₂における入力部E_2PとE_2oとの間
の電圧差は（V〓−ｖ）に等しく、これに対して、
比較器COMP₃における入力部E_3PとE_3oとの間の
電圧差は（V〓＋ｖ）に等しい。比較器COMP₁お
よびCOMP₂の双方からの出力信号s₁およびs₂は
一定であつて、それぞれに（V〓−ｖ）および
（V〓＋ｖ）と同等の符号を有している。比較器COMP₁およびCOMP₂の動作に関して
は、次のような２通りの可能性について検討する
必要がある。 (A) （正の積分の後で）、ｖが正であるとき：ケース(1)； V〓−ｖ＞０である（これは、ｖ
がＶよりも小さいことを意味している。この
ときの位相誤差は極めて大きいものと考えら
れる。このときには、誤差があるということ
ができる）。または、ケース(2)； V〓−ｖ＜０である（これは、ｖ
がＶよりも大きいことを意味している。この
ときには、誤差がないものと考えられる。）。これらのケース(1)およびケース(2)の双方にお
いてV〓＋ｖ＞０が成り立つ。いま、極めて大きい位相誤差があるとする
と、位相誤差表示素子INDER（これは、例え
ば、アンド・ゲートであつてもよい）の入力部
に加えられる２個の信号s₂およびs₃は、いずれ
もゼロよりも大である。そして、このアンド・
ゲートによる出力信号ERRORは論理「１」に
等しい。これに対して、前記の誤差がないとすると、
前記アンド・ゲートの入力部に加えられる２個
の信号s₂およびs₃は反対の符号を有することに
なる。そして、先の出力信号ERRORは論理
「０」に等しくなる。 (B) （負の積分後で）ｖが負であるとき：ケース(1)； V〓＋ｖ＞０である（この場合に
は、｜ｖ｜＜V〓であつて、位相誤差があ
る。）。または、ケース(2)； V〓＋ｖ＞０である（この場合に
は、誤差はない。）。これらのケース(1)およびケース(2)の双方にお
いてV〓−ｖ＞０が成り立つ。これは前述された(A)の場合と同等であるとい
うことができる。即ち、大きい位相誤差がある
ときには、２個の信号s₂およびs₃が正となり、
従つて、対応の信号ERRORは論理「１」に等
しくなる。これに対して、前記の誤差がないと
きには、先の２個の信号s₂およびs₃の符号が反
対になり、従つて、対応の信号ERRORは論理
「０」に等しくなる。

【図面の簡単な説明】

第１図は、従来のデータ検出装置を原理的に示
すブロツク図、第２図は、上記のデータ検出装置
の各部から取り出された種々の信号が時間的に変
動するときの例示図、第３図は、対応の入力信号
に歪みが含まれているときの、積分装置に対する
入出力信号の例示図、第４図は、この発明におけ
るデータ検出回路の好適な実施例を示す概略的ブ
ロツク図、第５図は、この発明におけるデータ検
出装置で用いられる積分装置に対するゼロ・リセ
ツト回路を示す詳細図、第６図は、前記第５図に
おけるゼロ・リセツト回路の動作説明図、第７図
は、この発明におけるデータ検出装置の判定回路
を示す詳細図である。 VFO……可変周波数発生器、Cψ：位相比較
器、AMP：増幅器、VCO：電圧制御発振器、
TRANSIV：レベル変換回路、DISINTEG：積
分装置、GCP：電流発生器、AIG：スイツチン
グ装置、COM₁，COM₂：制御装置、INTEG₁，
INTEG₂：積分器、C₁，C₂：容量性積分素子、
DISRAZ：ゼロ・リセツト装置、CIRCRAZ₁，
CIRCRAZ₂：ゼロ・リセツト回路、DECID：判
定回路、AMPDIF：差動増幅器、SR：基準電圧
源、STAB：安定化電流発生器、COM₁，
COM₂，COM₃：比較器、ELDEC：判定素子、
INDER：位相誤差表示素子。

Claims

【特許請求の範囲】１周波数F₀の一連の電気信号の形態のデータ
を検出して、前記データの位相歪をチエツクする
ためのデータ検出装置であつて：前記一連の電気信号に応答し、同期化されて、
周波数F₀のクロツク信号Ｈを発生するためのク
ロツク回路、前記一連の信号および前記クロツク信号Ｈに応
答して、一連の正レベルおよび負レベルから成る
信号DEIを発生するためのレベル変換装置、前記信号DEIを受信して信号DEINTを発生す
るための積分装置であつて、それぞれに容量性積
分素子を有する第１および第２の積分器からなる
前記積分装置、前記信号DEINTに応答して当該信号の符号を
判定し、そして、その値が前記符号の関数である
２進データ・ビツトを発生するための判定回路、周波数F₀に比例する充電電流を前記容量性積
分素子の各々に供給するための電流発生器、前記電流発生器の出力部と前記第１および第２
の積分器の入力部との間に接続されており、前記
第１の積分器を制御するための装置および前記第
２の積分器を制御するための装置からなるスイツ
チング装置、前記第１の積分器をゼロにリセツトするための
回路、前記第２の積分器をゼロにリセツトするための
回路、および基準電圧信号Ｖおよび信号（＋ｖ）（ここで、
ｖはDEINTに等しい信号）と信号Ｖおよび信号
（−ｖ）とをそれぞれの入力部で受け入れる第１
および第２の比較器からなる位相誤差検出回路、からなつており、前記第１の積分器を制御するための装置および
前記第２の積分器を制御するための装置は、前記
信号DEIに応答して、前記各容量性積分素子の充
電電流の方向と前記充電電流の通流時間とを制御
するようにされ、前記スイツチング装置は、積分されるべき一連
の電気信号および前記電流発生器から供給される
電流を受け入れて、前記第１の積分器が積分動作
をしているときには前記第２の積分器が対応のゼ
ロ・リセツト回路によりゼロにリセツトされ、ま
たは、前記第２の積分器が積分動作をしていると
きには前記第１の積分器が対応のゼロ・リセツト
回路によりゼロにリセツトされ、前記第１および第２の比較器からの出力信号s₂
およびs₃は、これらの出力信号s₂およびs₃が同時
に正であるときに位相誤差ERRORを表わす論理
信号を出力する位相誤差表示素子に対して伝送さ
れるようにした、ことを特徴とする前記データ検出装置。