JPH01186993A - Ｃｒｔ表示制御装置 - Google Patents
Ｃｒｔ表示制御装置Info
- Publication number
- JPH01186993A JPH01186993A JP63009541A JP954188A JPH01186993A JP H01186993 A JPH01186993 A JP H01186993A JP 63009541 A JP63009541 A JP 63009541A JP 954188 A JP954188 A JP 954188A JP H01186993 A JPH01186993 A JP H01186993A
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- JP
- Japan
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- video signal
- circuit
- display
- dot
- display control
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- Granted
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＣＲＴ表示装置に文字９図形および画像を表示
し、コンピュータ等とのマンマシン・インタフェースを
行うＣＲＴ表示制御装置に関するものである。
し、コンピュータ等とのマンマシン・インタフェースを
行うＣＲＴ表示制御装置に関するものである。
（従来の技術）
第３図は従来のＣＲＴ表示制御装置の構成を示している
。同図において、１はマイクロプロセッサであり、デー
タの処理と制御を行う。２はデータ・アドレスおよび制
御信号のバスであり、マイクロプロセッサ１のプログラ
ムを格納するメモリ３、入力装置４、出力または通信製
Ｎ５、表示制御回路６、表示用のビットマツプメモリ７
が接続されている。８は表示用のクロック発生回路であ
り、映像信号発生回路９および表示制御回路６に接続さ
れている。１０はＣＲＴを用いた表示装置であり、映像
信号発生回路９からの映像信号、表示制御回路６からの
水平および垂直同期信号が入力される。
。同図において、１はマイクロプロセッサであり、デー
タの処理と制御を行う。２はデータ・アドレスおよび制
御信号のバスであり、マイクロプロセッサ１のプログラ
ムを格納するメモリ３、入力装置４、出力または通信製
Ｎ５、表示制御回路６、表示用のビットマツプメモリ７
が接続されている。８は表示用のクロック発生回路であ
り、映像信号発生回路９および表示制御回路６に接続さ
れている。１０はＣＲＴを用いた表示装置であり、映像
信号発生回路９からの映像信号、表示制御回路６からの
水平および垂直同期信号が入力される。
一メモリ３に格納されているプログラムに基づいてマイ
クロプロセッサ１が入力装置４および通信装置５から表
示データを入力するとビットマツプメモリ７のメモリ内
に格納する。表示制御回路６はビットマツプメモリ７に
格納された表示データを順次読み出し、映像信号発生回
路９の回路で映像信号を生成し、表示装置１０に文字や
図形を表示する。
クロプロセッサ１が入力装置４および通信装置５から表
示データを入力するとビットマツプメモリ７のメモリ内
に格納する。表示制御回路６はビットマツプメモリ７に
格納された表示データを順次読み出し、映像信号発生回
路９の回路で映像信号を生成し、表示装置１０に文字や
図形を表示する。
このように、従来のＣＲＴ表示制御装置でも、ビットマ
ツプメモリ７内のデータは表示制御回路６と映像信号発
生回路９で映像信号と同期信号を生成すれば表示するこ
とができる。
ツプメモリ７内のデータは表示制御回路６と映像信号発
生回路９で映像信号と同期信号を生成すれば表示するこ
とができる。
（発明が解決しようとする問題点）
しかし、上記従来のＣＲ７表示制御装置では、映像信号
は１ドツト分を表示するに必要な映像クロック信号によ
って正確な信号幅で生成されるが、表示装置の受信回路
の応答特性によって映像信号は歪を発生する。その結果
ＣＲＴ上に表示される文字や図形において特に１ドツト
表示箇所が正しい大きさのドツト表示が失なわれ、見づ
らい表示になる欠点があった。
は１ドツト分を表示するに必要な映像クロック信号によ
って正確な信号幅で生成されるが、表示装置の受信回路
の応答特性によって映像信号は歪を発生する。その結果
ＣＲＴ上に表示される文字や図形において特に１ドツト
表示箇所が正しい大きさのドツト表示が失なわれ、見づ
らい表示になる欠点があった。
第４図は上記の欠点を説明する系統図であり。
第５図はそのタイミング図である。
第４図において２１はＣＲＴ表示制御装置側を示し、２
２は映像クロック信号で動作する映像信号発生回路であ
り、２３は駆動回路である。２４はＣＲＴを使用した表
示装置を示し、２５は受信増幅回路である、Ｐｌ、 Ｐ
、、 Ｐ、は各部の信号点を示し、その波形を第５図に
示す。映像クロック信号ＤＣＬＫで生成された映像信号
Ｐ１はｔ□の時間幅で正しいが２２点ではケーブルなど
のインピーダンスや浮遊容量の影響で歪が発生する。こ
のためＰ、でｔ２分だけ波形変形が発生しｔ３の映像信
号になりＣＲＴ上には小さいドツトで表示されることに
なる。
２は映像クロック信号で動作する映像信号発生回路であ
り、２３は駆動回路である。２４はＣＲＴを使用した表
示装置を示し、２５は受信増幅回路である、Ｐｌ、 Ｐ
、、 Ｐ、は各部の信号点を示し、その波形を第５図に
示す。映像クロック信号ＤＣＬＫで生成された映像信号
Ｐ１はｔ□の時間幅で正しいが２２点ではケーブルなど
のインピーダンスや浮遊容量の影響で歪が発生する。こ
のためＰ、でｔ２分だけ波形変形が発生しｔ３の映像信
号になりＣＲＴ上には小さいドツトで表示されることに
なる。
本発明の目的は、従来の欠点を解消し、ＣＲＴ画面上に
表示される文字や図面のドツト表示が正確で均一になり
表示品質が向上し見易い優れたＣＲ７表示制御装置を提
供することである。
表示される文字や図面のドツト表示が正確で均一になり
表示品質が向上し見易い優れたＣＲ７表示制御装置を提
供することである。
“（問題点を解決するための手段）
本発明のＣＲ７表示制御装置は、映像信号のドツト列認
識回路、映像信号遅延回路、映像信号補正回路を設け、
映像信号の伝送系や駆動および受信回路によって発生す
る映像信号の波形歪を補正するようにしたものである。
識回路、映像信号遅延回路、映像信号補正回路を設け、
映像信号の伝送系や駆動および受信回路によって発生す
る映像信号の波形歪を補正するようにしたものである。
（作 用）
本発明によれば、上記のような構成により、ドツト列認
識回路と映像信号補正回路が映像信号の波形を補正する
と、映像信号が表示装置の受信回路の特性に合わせるこ
とができるため表示装置に表示する文字や図形が明瞭に
なり見易くすることができる。
識回路と映像信号補正回路が映像信号の波形を補正する
と、映像信号が表示装置の受信回路の特性に合わせるこ
とができるため表示装置に表示する文字や図形が明瞭に
なり見易くすることができる。
（実施例） −
本発明の一実施例を第１図および第２図に基づいて説明
する。第１図は本発明のＣＲ７表示制御装置のブロック
図であり、第２図は同装置の映像信号の補正の様子を示
すタイミング図である。
する。第１図は本発明のＣＲ７表示制御装置のブロック
図であり、第２図は同装置の映像信号の補正の様子を示
すタイミング図である。
同図において、第３図ないし第５図に示した従来例と同
じ部分については同一符号を付し、その説明を省略する
。
じ部分については同一符号を付し、その説明を省略する
。
第１図において、１１はドツト列認識回路、１２は映像
信号遅延回路であり、１３は映像信号補正回路である。
信号遅延回路であり、１３は映像信号補正回路である。
次に動作を第２図のタイミング図を使用して説明する。
映像信号発生回路９は表示制御回路６によって順次読み
出されたビットマツプメモリ７からの表示データはドツ
ト列認識回路１１によって映像クロック信号ＤＣＬＫで
映像信号Ｄ１が生成される。
出されたビットマツプメモリ７からの表示データはドツ
ト列認識回路１１によって映像クロック信号ＤＣＬＫで
映像信号Ｄ１が生成される。
すると内部にＤＣＬＫからドツト補正クロック信号ＣＣ
ＬＫを作成する回路をもつドツト列認識回路１１がＤ１
信号のドツト列データを検出し、ＣＣＬＫによって映像
補正信号Ｄ３を生成して映像信号補正回路１３へ出力す
る。一方り１信号は映像信号遅延回路１２に入力され１
ドツト分遅延させられた信号Ｄ２が生成され、映像信号
補正回路１３へ出力される。その結果映像信号補正回路
１３はＤ２゜Ｄ３信号によって補正された映像信号Ｄ４
を生成しそれが表示装置１０で表示される。第２図の例
ではｔ２の補正をした内容を示す。
ＬＫを作成する回路をもつドツト列認識回路１１がＤ１
信号のドツト列データを検出し、ＣＣＬＫによって映像
補正信号Ｄ３を生成して映像信号補正回路１３へ出力す
る。一方り１信号は映像信号遅延回路１２に入力され１
ドツト分遅延させられた信号Ｄ２が生成され、映像信号
補正回路１３へ出力される。その結果映像信号補正回路
１３はＤ２゜Ｄ３信号によって補正された映像信号Ｄ４
を生成しそれが表示装置１０で表示される。第２図の例
ではｔ２の補正をした内容を示す。
このように、本実施例によれば、ドツト列認識回路１１
と映像信号１ドツト遅延回路とが映像信号から映像信号
補正と１ドツト遅延映像信号を生成すると、映像信号補
正回路１３が合成して補正をかけた映像信号が発生でき
る。そして映像信号がドツト列に対応して補正されるた
め、ＣＲＴ表示装置の画面上に文字や図形などが明瞭に
表示できる。
と映像信号１ドツト遅延回路とが映像信号から映像信号
補正と１ドツト遅延映像信号を生成すると、映像信号補
正回路１３が合成して補正をかけた映像信号が発生でき
る。そして映像信号がドツト列に対応して補正されるた
め、ＣＲＴ表示装置の画面上に文字や図形などが明瞭に
表示できる。
（発明の効果）
本発明によれば、表示装置の映像信号の伝送回路や受信
回路が発生する映像信号の歪を補正するようにしている
のでＣＲＴ画面上に表示される各ドツトの大きさを正し
くすることが可能で文字や図形の表示を明瞭にすること
ができ、その実用上の効果は大である。
回路が発生する映像信号の歪を補正するようにしている
のでＣＲＴ画面上に表示される各ドツトの大きさを正し
くすることが可能で文字や図形の表示を明瞭にすること
ができ、その実用上の効果は大である。
第１図は本発明の一実施例におけるＣＲＴ表示制御装置
のブロック図、第２図は同装置の映像信号の補正の様子
を示すタイミング図、第３図は従来のＣＲＴ表示制御装
置のブロック図、第４図は同装置の映像信号の伝送系統
図、第５図は同映像信号のタイミング図である。 １ ・・・マイクロプロセッサ、２・・・バス、３ ・
・・メモリ、４ ・・・入力装置、５ ・・・出力また
は通信装置、６ ・・・表示制御回路、７・・・ビット
マツプメモリ、８ ・・・クロック発生回路、９ ・・
・映像信号発生回路、１０・・・ＣＲＴ表示装置、 １
１・・・ ドツト列認識回路、１２・・・映像信号遅延
回路、１３・・・映像信号補正回路。 第１図 第２図 ４ ｉ 第３図
のブロック図、第２図は同装置の映像信号の補正の様子
を示すタイミング図、第３図は従来のＣＲＴ表示制御装
置のブロック図、第４図は同装置の映像信号の伝送系統
図、第５図は同映像信号のタイミング図である。 １ ・・・マイクロプロセッサ、２・・・バス、３ ・
・・メモリ、４ ・・・入力装置、５ ・・・出力また
は通信装置、６ ・・・表示制御回路、７・・・ビット
マツプメモリ、８ ・・・クロック発生回路、９ ・・
・映像信号発生回路、１０・・・ＣＲＴ表示装置、 １
１・・・ ドツト列認識回路、１２・・・映像信号遅延
回路、１３・・・映像信号補正回路。 第１図 第２図 ４ ｉ 第３図
Claims (1)
- 映像信号のドット列認識回路、映像信号遅延回路、映像
信号補正回路を設け、前記映像信号の伝送系や駆動およ
び受信回路によって発生する映像信号の波形歪を補正す
ることを特徴とするＣＲＴ表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009541A JP2631221B2 (ja) | 1988-01-21 | 1988-01-21 | Ｃｒｔ表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009541A JP2631221B2 (ja) | 1988-01-21 | 1988-01-21 | Ｃｒｔ表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01186993A true JPH01186993A (ja) | 1989-07-26 |
| JP2631221B2 JP2631221B2 (ja) | 1997-07-16 |
Family
ID=11723130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63009541A Expired - Fee Related JP2631221B2 (ja) | 1988-01-21 | 1988-01-21 | Ｃｒｔ表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2631221B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185480A (en) * | 1981-05-11 | 1982-11-15 | Hitachi Ltd | Video signal correction circuit |
| JPS59212883A (ja) * | 1983-05-18 | 1984-12-01 | 株式会社リコー | Ｃｒｔデイスプレイ制御装置 |
| JPS6116588U (ja) * | 1984-06-30 | 1986-01-30 | 株式会社東芝 | Ｃｒｔデイスプレイのドツト補正回路 |
| JPS6192988U (ja) * | 1984-11-20 | 1986-06-16 |
-
1988
- 1988-01-21 JP JP63009541A patent/JP2631221B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185480A (en) * | 1981-05-11 | 1982-11-15 | Hitachi Ltd | Video signal correction circuit |
| JPS59212883A (ja) * | 1983-05-18 | 1984-12-01 | 株式会社リコー | Ｃｒｔデイスプレイ制御装置 |
| JPS6116588U (ja) * | 1984-06-30 | 1986-01-30 | 株式会社東芝 | Ｃｒｔデイスプレイのドツト補正回路 |
| JPS6192988U (ja) * | 1984-11-20 | 1986-06-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2631221B2 (ja) | 1997-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |