JPH01189701A - サーボ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［Ｌ業上の利用分！ｌ！ｌ’］ 本発明はサーボ回路に関し、詳しくはスイッチングレギ
ュレータ等の電源制御回路に適用可能なパルス幅変調（
以下ＰＷＭと略す）を用いたサーボ回路に閏するもので
ある。

［従来の技術］ 従来、Ｎａｔｉｏｎａｌ　Ｔｅｃｈｎｉｃａｌ　Ｒｅｐ
ｏｒｔ　Ｖｏｌ　２４゜Ｎｏ、１．Ｆｅｂ、　＋９７８
の第１５４頁〜第１６５頁に示されているＡＮ６５１０
のように、ＰＷＭによるサーボ回路がＩＣとして開発さ
れている。これらのＰＷＭによるサーボ回路は簡単に示
すと第４−１図のような構造を有している。この回路の
動作原理を簡単に説明する。

第４−１図示の回路は誤差アンプ４−１　とＰＷＭ回路
４−２　と発振回路４−３　とからなる。誤差アンプ４
−１のマイナス入力端には電源４−６による基準電圧が
印加され、プラス入力端にはフィードバック電圧が印加
されており、その両者の差に比例した電圧がその出力端
から出力され、当該出力かライン４−７を介してＰＷＭ
回路４−２の一方の入力端子４−１２に供給されている
。ＰＷＭ回路の他方の入力端子４−１３には、ライン４
−８を介して、発振回路４−３か発生する第４−３図に
示すような、鋸歯状波の出力信号が供給されている。な
お、この発振回路４−３の発振周波数はほぼ抵抗４−４
およびコンデンサ４−５の時定数で決定される。そして
、抵抗４−４　とコンデンサ４−５とのそれぞれの一端
は接地され、それぞれ他端はライン４−１４を介して発
振回路４−３に接続されている。また、ＰＷＭ回路４−
２によって生成されたパルス信号は、信号線４−９を介
して出力される。

次にこのサーボ回路をその動作に関して説明する。

簡単化のために、ＰＷＭ回路４−２を第４−２図のよう
なコンパレータとして考察する。このときは端子４−１
２に加えられる信号は信号線４−７を介しコンパレータ
４−１５のマイナス入力端子に接続され、端子４−１３
に印加される発振回路４−３が発生する鋸歯状の信号は
信号線４−８を介しコンパレータ４−１５のプラス入力
端子に接続されている。そして、コンパレータ４−１５
の出力端子か信号ライン４−９を介して出力される。

今、フィー１〜バツク電圧と基準電圧との差が常にＯＶ
以上であり、その差に正比例した出力電圧か信号線４−
７　に０〜ＶＯＯの電圧の範囲で出力されるものとする
。その結果コンパレータ４−１５の出力ライン４−９　
には、信号線４−７に印加される電圧か高くなるのに比
例して、デユーティ比が小さくなるような矩形波が出力
される。つまり、出力ライン４−９　に出力される矩形
波のデユーティ比が大きくなる程フィードバック電圧が
増加するように構成されている電源系においては、第４
−１図のようなＰＷＭによるサーボ回路を用いて、定電
圧制御を行うことがてきるわけである。

［発明が解決しようとする課題］ しかしながら、かかる従来例では、発振回路４−３や誤
差アンプ４−１などアナログ回路を使用していたために
、次のような問題点があった。

（１）温度や印加電圧による特性変化や、経時変化によ
る特性劣化による信頼性の低下が生しる。

（２）マイクロコンピュータによる制御が困難である。

特に、ＰＷＭ回路とマイクロコンピュータ回路を同−Ｉ
Ｃ上に構成しようとするときに問題となる。

（３）ＩＣチップの特性のはらつぎに起因した発振周波
数のばらつきを一定範囲以内に抑えるへく、ＩＣチップ
外に精度の高いコンデンサや抵抗器を用いねはらず、こ
のことが製品価格の増大の一因となる。

（４）製品テストを行うとき、発振周波数のばらつきな
どに起因してテストか困難でかつ時間がかかり、テスト
コストの上昇につながる。

木発明は、これらの問題点を解消したサーボ回路を提供
することを目的とする。

［課題を解決するだめの手段］ そのために、本発明は、フィードバック信号と基準信号
とを比較し、当該両者の信号の差の符号の違いに応して
、第１論理レベルまたは第２論理レヘルの信号を出力す
る比較器と、第１または第２論理レヘルの信号に応して
、時間に対してパルス幅か不連続に増加または減少する
パルス信号を発生ずる変調手段とを具えたことを特徴と
する。

［作　用１ 本発明では、アナログ信号を用いずディジタル信号のみ
をＰＷＭによるサーホ回路内で扱い、その結果、サーボ
回路から出力されるパルス波形が時間に対し、ディジタ
ルに変化するようにされる。

すなわち、サーボ回路を入力部の比較器を除きディジタ
ル回路で構成する。具体的には、サーボ回路から出力さ
れるパルス信号か第１論理レベル（Ｈ）から第２論理レ
ベル（Ｌ）になるタイミングを、入力の比較器の出力値
がそのデータのサンプル時にＨのときはカウントアツプ
し、Ｌのときにはカウントダウンするようなアップダウ
ンカウンタの値と、高速な基準クロックか入力されその
カウンタの出力値がその基準クロックのＨ−Ｌへの変化
毎に１ずつアップするようなカウンタの値とを比較し、
両者のカウンタの示す値か一致したタイミングで決定す
る事によって、パルス信号のオン時間をディジタルに変
化させることかてぎる。

［実施例１ 以下、図面を参照して、木発明の詳細な説明する。

第１図は本発明の第１の実施例を示す。図において、１
はコンパレータであり、その十入力端子には電源のフィ
ードバック電圧が入力され、−入力端子には基準信号が
入力されており、その比較出力はＤタイプのフリップフ
ロップ（以下Ｄ−ＦＦと記す）のＤ入力端子に接続され
ている。３はイクスクルーシブオアゲート（以下ＥＸ−
ＯＲケートと略す）であり、スイッチ４てアップ／ダウ
ン・バイナリカウンタ（以下Ｕ／Ｄカウンタと記す）の
アップ／ダウンの極性を切りかえ可能に構成されている
。モしてＥＸ−ＯＲケート３の入力端はＤ−ＦＦ２のＱ
出力とスイッチ４の出力端子とに接続されている。また
、その出力端はＵ／Ｄカウンタ５のアップ／ダウンのコ
ントロール端子０７口に接続されている。すなわち、こ
の端子がＨレベルとなれはＵ／Ｄカウンタ５はアップカ
ウンタとして、Ｌレベルとなればダウンカウンタとして
それぞれ機能する。

Ｄ−ＦＦ　２およびＵ／Ｄカウンタ５のクロック入力端
は、ともに同じ低速クロックパルス入力端に接続されて
いる。ただし、Ｕ／Ｄカウンタ５は、クロック入力端子
に入力されるクロックがＨからしに変化するとぎ、カウ
ント出力がアップまたはダウンする。また、Ｄ−ＦＦ　
２はクロック入力端子に入力されるクロックがＬからＨ
に変化するとき、Ｄ入力端子の信号かＱ出力端子に出力
されるものとする。

６は一致比較回路であり、バイナリ・アップカウンタ７
の出力値とＬｌ／Ｄカウンタ５の出力値とか一致したと
ぎのみ出力信号ライン１５をＨレベルとし、それぞれ以
外の場合はＬとする回路であり、ＥＸ−ＯＲゲートとＡ
ＮＤゲートとを組合せて容易に構成てきるものである。

８もまた一致比較回路であり、バイナリ・アップカウン
タ７の出力値とデータラッチ回路９の出力値とが一致し
たときのみ出力信号ライン１６をＨレベルとし、それ以
外の場合はＬとする回路であり、−数比較回路６と全く
同様の構成とすることかできる。

バイナリ・アップカウンタ７のクロック入力端子は高速
クロックパルスの入力端子に接続され、その信号線はま
たＤ−ＦＦＩＯのクロック入力端子にも接続されている
。たたし、ハイナリアップカウンタフのカウント出力値
は、入力端子の信号かＨからＬに変化するときに＋１カ
ウントアツプし、Ｄ−ＦＦＩＯはクロック入力端子に入
力される信号かＬから■４に変化するときのＤ入力端子
の信号かセットされ、Ｑ出力端子に出力される。データ
ラッチ回路９の入力端子にはデータバスラインが接続さ
れており、外部のＣＰＵからデータが容易にセットされ
つる構成としである。そして、そのラッチをコントロー
ルする信号端子１７もまた外部ＣＰＩＩの制御信号入力
端子として設りられている。

１１は２入力ＯＲケート端子であり、一方の入力端はＤ
−ＦＦＩＯのＱ出力端子に接続され、他方の入力端は一
致比較回路８の出力信号ライン１６に接続されている。

Ｄ−ＦＦ回路１０のリセット端子はバイナリ・アップカ
ウンタフのリセット端子とともに２入力Ｎ０ｆｌケー１
へ１３の出力端子に接続されている。１２および１３は
、それぞれ、３入力ＮＯＲケートおよび２入力ＮＯＲケ
ートてあり、その両者て一個のＲ−Ｓタイプのフリップ
フロップ（以下Ｒ−５−ＦＦと記ず）を構成している。

そのためＮＯＲケート１２の出力端子はＮＯＲケート１
３の一方の入力端子に接続され、ＮＯＲゲート１３の出
力端子はＮＯＲゲート１２の一つの入力端子に接続され
ている。ＮＯＲケート１２の他の入力端子の一つけ一致
比較回路６の出力信号ライン１５に接続されており、さ
らに他の一つの入力端子はスイッチ１４の出力端子に接
続されている。

また、ＮＯＲケート１３の他方の入力端子は、Ｄ−ＦＮ
Ｏのクロック入力端子と同様に高速クロックパルス入力
端子２０に接続されている。

本例に係るＰＷＭによるサーボ回路の出力信号は、Ｄ−
ＦＦＩＯのＱ出力端子の信号であり、これがパルス出力
端子より出力される。なお、スイッチ４および１４のス
イッチは、それぞれ、ＶＯＯとＧＮＤとが選択的に出力
端子に出力されるように切りかえを行なうスイッチであ
る。

次に、この回路の動作について説明する。

まず初めに高速クロックパルス入力端子２０と低速クロ
ックパルス入力端子２１とがＬレベルの状態て、スイッ
チ１４をその出力がＬ−＋Ｈ→Ｌどなるように切りかえ
を行うと、ＮＯＲゲー１−１２の出力がＬとなり、ＮＯ
Ｒケート１３の出力がＨとなるので、バイナリ・アップ
カウンタ７とＤ−ＦＦＩＯとかリセットされ、回路がイ
ニシャライズされる。その状態で低速クロックパルス入
力端子２１には、Ｄ−ＦＦＩＯのＱ出力端子に一致した
信号を入力し、高速クロックパルス入力端子２０には低
速クロックパルス入力端１子２１に加わるパルスの周波
数より２桁程度大きな周波数のクロックを入力する。

今、１］／Ｄバイナリカウンタ５の出力値がデータラッ
チ回路９にセットされるデータ値より必ず大ぎくなるよ
うに、すなわちＵ／Ｄバイナリカウンタ５は所定値以下
にはならぬように回路か構成されているものとする。そ
の条件下てデータバス入力端子２２にＩＪ／Ｄバイナリ
カウンタ５のとりつる最低値より小さな値を入力し、端
子２３にラッチ信号を加え、データバス上の信号をデー
タラッチ回路９にラッチする。以上が初期値設定動作で
ある。

次に、定常動作について説明する。

まず、高速クリックパルスかＬからＨとなり、ＮＯＲケ
ート１２および１３よりなるＲ−５−ＦＦがリセットさ
れると、回路が動作可能となる。そして、バイナリ・ア
ップカウンタ７が順次カウントアツプし、そのクロック
入力端子に加わるパルス信号がＨレベルからＬレベルに
変化し、バイナリ・アップカウンタ７の出力値とデータ
ラッチ回路９にラッチされるでいる値とか一致した瞬間
に、−数比較回路８かその旨を検出し、出力信号ライン
１６にＨレベルの信号を一致検出信号として出力する。

その条件下てはＤ−ＦＦＩＯのＱ出力はＬレベルである
ので、そのＤ入力端子にはライン１６に出力されたＨレ
ベルの一致検出信号か直接動わる。

そして次に高速クリックパルスかＬレベルからＨレベル
に変化した時恢てＤ−Ｆｌ・ｌＯのＱ出力はＬレベルか
らＨレベルに変化する。このＱ出力のＨレベルの信号は
ＯＲケート１１を介してＤ−ＦＦＩＯの０入力に加わっ
ており、Ｄ−ＦＦＩＯのリセット端子にＨレベルの信号
か入力されるまて、Ｄ−ＦＦＩＯのＱ出力端子はＨレベ
ルか維持される。

さて、低速クロックパルス入力端子には、Ｄ−ＦＦＩＯ
のＱ出力端子に出力される信号と一致した信号が入力さ
れるので、Ｄ−ＦＦＩＯのＱ出力かＬレベルからＨレベ
ルに立ち上がった瞬間に、Ｄ−ＦＦ　２のＱ出力にコン
パレータ１の出力値かセットされる。

たたし、コンパレータ１からは、フィードバック信号入
力端子に加わる信号が基準信号入力端子に加わる信号よ
り大てあれはＨレベルの信号か出力され、逆に小さりれ
はＬレベルの信号か出力される。

次いて、バイナリ・アップカウンタ７かざらにカウント
アツプし、そのクロック入力端子に加わるパルス信号か
ＨレベルからＬレベルに変化し、バイナリ・アップカウ
ンタ７の出力値が＋１／Ｄカウンタ５の出力値に一致し
た瞬間に、−数比較回路６かそれを検出し出力信号ライ
ン１５にＨレベルの信号を一致検出信号として出力する
。その結果、ＮＯＲゲート１２および１３て構成された
Ｒ−５−ＦＦについては、ＮＯＲゲート１３の出力端子
がＨとなる。そして、バイナリ・アップカウンタ７とＤ
−ＦＦＩＯとが同時にリセットされる。その結果、Ｄ−
ＦＦＩＯのＱ出力端子がＨレベルからしレベルヘ変化し
、出力信号がＬレベルとなると同時に１１７Ｄカウンタ
５の出力値がその制御端子がＨレベルのときまたりカウ
ントアツプし、Ｌレベルのとき１だけカウントダウンす
るものとする。

次いて、高速クロックパルスがＬレベルからＨＩ３ レベルに変化することによって、ＮＯＲケート１２およ
び１３て構成されているＲ−５−ＦＦはリセットされ、
ＮＯＲケート１３の出力がＬレベルとなり、バイナリ・
アップカウンタ７とＤ−ＦＦＩＯのリセット状態か解除
される。そしてまた、バイナリ・アップカウンタ７がカ
ウントアツプを開始し、上述した定常動作をくりかえず
。たたし、スイッチ４かＬレベルのとき、Ｄ−ＦＦ２の
Ｑ出力かそのままｔｌ／Ｄカウンタ５のＵ／Ｄ端子に加
わり、Ｈレベルのときは、その逆相の信号が加わる。そ
のため、このスイッチ４を切りかえることにによりＵ／
Ｄカウンタ５のアップ／ダウンの方向を切りかえること
かできる。

以上のような本例に係る回路の動作によって、Ｕ／Ｄカ
ウンタ５の値が大きくなる程Ｄ−ＦＦＩＯのＱ出力端子
に出力されるパルス出力信号のＨレベルのパルス幅がデ
ィジタルに増加する。そのため、今このパルス出力信号
の増加に応してフィードバック信号入力端子に加わるフ
ィードバック信号レベルが増加する場合と減少する場合
とを考える。増加する場合には、スイッチ４をＨレベル
に、減少する場合はＬレベルに切りかえることによって
、この回路全体か負帰運制御回路となり、フィードバッ
ク信号入力端子に入力されるレベルが基準信号入力端子
に入力される基準信号の人カレベルにてきる限り近づく
ように制御される。

これらのことから、第１図の回路構成によって、コンパ
レータ１を除いたすべての要素がディジタル回路構成さ
れ、ディジタル信号処理を行うことによって、アナログ
回路で構成したＰＷＭサーボ回路と同等の制御機能を実
現することができる。

次に本発明の第２の実施例に関して述へる。第２の実施
例は、上述した第１の実施例とはコンパレータの部分の
み異なるので、この部分のみに関し説明する。

第２−１図はその具体的回路構成例てあり、第２−２図
かその概念図である。まず第２−２図における各接続端
子が第１図の中てどの様に接続されるか説明する。第２
−２図は端子２−１０を除ぎ、第１図におけるコンパレ
ータ１におきかわる。すなわち端子２−９が第１図のＤ
−ＦＦ２の０入力に接続され、端子２−８か第１図のフ
ィードバック信号入力端子１８に、端子２−７が第１図
の基準信号入力端子１９にそれぞれ接続される。端子２
−１０は、第１図のＤ−ＦＦ２のクロック入力端子に接
続されている低速クロックパルス信号ラインに接続され
ている。

次に第２−１図を用いて細部の回路構成に関して説明す
る。２−１および２−２はトランスファーケ−１〜てあ
り、ケート２−１の一方の入出力端子は基準信号入力端
子２−７に他方の入出力端子はコンデンサ２−３の一端
に接続されている。同様にケート２−２の一方の入出力
端子はフィードバック信号入力端子２−８に接続され、
他方の入出力端子はコンデンサ２−３の一端に、トラン
スファーケート２−１の一方の入出力端子とともに接続
されている。

２−１ｃおよび２−２Ｃは、それぞれ、トランファーケ
ート２−１および２−２をオン／オンするためのコント
ロールゲートである。このコントロールゲート２−ＩＣ
は、インバータ２−６の入力端子とバッファ２−１１の
出力端子とトランスファーケート２−５をオン／オフす
るためのコントロールゲート２−５０とに接続されてお
り、コントロールケート２−２ｃはインバータ２−６の
出力端子に接続されている。

コンデンサ２−３の他端は、トランスファーケート２−
５の一方の入出力端子とともにインバータ２−４の入力
端子２−１２に接続されている。トランスファーゲーｈ
２−５の他の入出力端子はインバータ２−４の出力端子
と共に信号出力端子２−９に接続されている。また、バ
ッファ２−１１の入力端子は端子２−１０に接続されて
いる。

次にこの回路の動作について説明する。

今、インバータ２−４を第２−３図に示したＣＭＯ５の
インバータ回路として考える。端子２−１２はＮＭＯ５
２−１３およびＰＭＯ５２−１４のゲート回路に接続さ
れ、ゲート回路２−１３のソースはＶｓｓに接続され、
１−レインはＶｏｕ　ｔに接続されている。

また、ケート回路２−１４のソースはＶ。Ｉ、に接続さ
れ、トレインは端子２−９に接続されている。

第２−４図の２−１５のラインは、端子２−１２をＶＩ
Ｎ　。

端子２−９をＶ。Ｕｌとしたと剖のＶＩＮとＶ。ＩＩＴ
との信号の人出力特性を示す。ＶＩＮがＧＮＤから２−
２０の点の範囲ではＰＭＯ５形態のケート回路２−１４
が十分オン、ＮＭＯ５形態のケート回路２−１３かオフ
となり、Ｖ　ＯＩＩ　Ｔはｖｎ［ｌに近い値を示し、論
理レベルてはＨと）２る。

しかしＶＩＮか２−２０の点より大きくなり、２−２１
の点に至る範囲では、ゲート回路２−１４および２−１
３のいずれもかオンとなり、ＶＩＨの変化によるＶ。Ｕ
、の変化が急峻となり、ＶＯＵＴの論理レベルも、不安
定となる。ＶＩＮがさらに大きくなり、２−２１の点を
越すと、ゲート回路２−１４がオフとなり、ケート回路
２−１３がオンとなるため、ｖｏｕ’ｒはＧＮＤに近い
値となり、論理レベルてはＬレベルとなる。

ここで、２−２０の点と２−２１の点とを結ぶ直線２−
１６の勾配が近似的に２−１９点における接線の勾配に
等しいと考え、十分急峻である（例えば、−１０３程度
のかたむき）ものとする。今侶号２−１ＯがＬレベルか
らＨレベルになった直後から、回路の動作を説明する。

信号２−１Ｏはバッファ２−１１による時間おくれを紅
てコントロールゲート２−５０とコントロールケート２
−ＩＣとに伝わり、トランスファーゲート２−１．２−
５かオンとなる。

第２−５図はこの状態を等測的に示す。簡単のためトラ
ンスファーケ−１〜２−５のオン抵抗を０と考える。す
ると、インバータ２−４は、第２−４図において、ｖ＋
Ｎ＝　ｖｏｕ’ｒの状態で固定される。すなわち第２−
４図上ではインバータ２−４のｖ＋ＮＶＯＩＩＴ特性と
、Ｖ、Ｎ−Ｖ。Ｕｌの直線との交点か直流の動作点とな
る。そして、ＮＭＯ５２−１３とＰＭＯ５２−１４とが
、第２−４図ノ２−１９点かＶＩＮ　＝　（Ｖ［ｌ［１
−ＧＮＤ）／２　、　ＶｏｕＴ−（ＶＯ８−ＧＮＤ）　
／２となるような特性のものとすれは、２−１２の点の
電圧は（Ｖ［、［、−ＧＮＤ）／２に固定され、丁度電
圧源のように作用する。そのため、基準信号入力端子２
−７に入力されている電圧なＶＲＥＦとすると、コンデ
ンサ２−３にはＶＩＩＥＦ　　（Ｖ［ｌｏ　ＧＮＤ）／
２なる電圧が印加され、その電圧に相当する電荷が蓄積
する。

次に信号２−１ＯかＨレベルからＬレベルに変化した状
ｙきを考える。

信号２−１０がＬレベルになると、バッファ２−１１に
よるデイレイの後、コントロールゲート２−ＩＣおよび
２−５Ｇの端子の信号レベルかＬとなり、１〜ランスフ
ァーゲート２−１　、２−５かオフとなる。そしてイン
バータ２−６の出力かＨレベルとなるタイミングて吹に
トランスファーケート２−２かオンとなる。

第２−６図はこの状態におりる等価回路を示す。

フィードバック信号入力端子２−８に入力されている電
圧をＶＦＥとすると、端子２−１２には信号２−１０か
Ｈレベルのときコンデンサ２−３に蓄積された電荷によ
る電圧とＶＰＥどの差、すなわちＶ、、　−ｖｌｌ［：
、＋（ＶＯｎ−ＧＮＤ）／２の電位が出力される。今、
第２−４図におＧづる点２−１９．２−２０．２−２１
が同一点上にありその点がＶＩＮ　”ＶＯＵＴの直線上
にある場合を考えれは端子２−１２の電圧が（ｖｏｏ−
ＧＮＤ）／２より大のときは出力端子２−９にはＨレベ
ルの出力か、小のときはＬレベルがあられれることにな
る。

ツマリ、Ｖｒｃ　　ＶＲＥＦ＞　Ｏ（ｒ）ときにはｖｏ
ｕ’ｒにＨレベルの出力か現われ、’Ｊｒｒ：　−ＶＩ
ＩＣＦ＜　０のとぎにはｖｏＵＴにＬレベルの出力か現
われることかわかる。

そして、このように出力された端子２−９の信号レベル
を、再ひ信号２−１０ｈ）ＬレベルからＨレベルに変化
した瞬間に、Ｄ−ＦＦ　２のＱ出力端子にセットするこ
とによって第２−１図示の回路をコンパレータとして用
いることかできる。

二端子を有し、カレントスイッヂ構造によって構成した
従来のＣＭＯＳコンパレータによるオフセラｉ〜は、主
として入力の２端子の■、か各々異なることによって生
しるか、本例に係る回路をコンパレータとして用いる場
合には、オフセットはそのようなりＴの変動には無関係
であるため、ｖｌの変動等によるオフセットの変動によ
る制御の精度の低下が生じず、従来のＣＭＯ５のコンパ
レータより精度が高く経時変化も生しないという利点が
生じる。また、本コンパレータでは２−７の基準信号入
力端子に入力する基準信号源としてＤ−へコンバータを
用いる事によって容易にコンデンサ２−３を任意の電圧
にプリチャージする事がてきる構成となフている事から
、フィードバック信号入力端子２−８側から見た木コン
パレータの入力インピーダンスは交流的にも直流的にも
２μｓｅｃ程度より長い変換時間で動作させる場合には
十分無視てぎ、コンパレータそれ自身が外部のフィード
バックのループ応答に悪影響を及ぼさないというメリッ
トか生しる。

なお本コンパレータで用いた２−４のインバータ、２−
５のアナログスイッチはＣＭＯ５構造のものに限らず他
の構造のもので同等の機能を有し等価的に上記で説明し
た動作と等価な機能を満たずすべての回路でも代用可能
である。また、インバータの段数も必要であれば多段で
構成され、等価的に１個のインバータとして記述できる
様なものであればよい。

第３図は本発明の第３の実施例として、複写装置の電源
の制御にＰＷＭによるサーボ回路を用いた場合のブロッ
ク図を示す。まずこの全体の構成について説明する。

第３図において、３−１はＡＣ電源であり、ライン３−
７を介し、３−２の整流回路に接続され、その出力電圧
はライン３−８を介してスイッチング回路３−３　に接
続されている。その出力信号はライン３−９を介して高
圧変換回路３−４に接続される。なお高圧変換回路３−
４は謂、圧トランスと波形成形回路とフィードバック信
号生成回路とより成り、高圧に変換され波形整形された
電圧が高圧出力端子３−１０に出力され、ＧＮＤ端子３
−１１との間で高圧電源として用いることができる。高
圧出力端子３−１０に出力される高圧の電圧に比例した
フィードバックか電圧（最大５Ｖ）か信号線１８を介し
てＰＷＭによるサーボ回路３−５に入力される。そして
ＰＷＭによるサーボ回路３−５の出力パルス信号は、信
号線２４を介してスイッチング回路３−３のコントロー
ル端子に接続されている。

３−６　ハＣＰＵてあり、信号線２２および２３を介し
てＰＷＭによるサーボ回路３−５に接続されており、ま
た、信号線３−１３を介し、基準電圧の発生回路３−１
２のコントロール端子に接続されている。さらに、基準
電圧発生回路３−１２の出力電圧は信号ライン１９を介
してＰＷＭによるサーボ回路３−５に接続されている。

次に、本例の動作について説明する。

ＡＣ電源３−１で供給された交流電圧は整流回路によっ
て整流され、直流に交換されて信号線３−８に出力され
る。それかスイッチング回路３−３に加わる。このスイ
ッチング回路３−３は、信号線３−８に加えられた直流
電圧を、信号線２４に出力されるパルス信号がＨレベル
のとぎのみ信号線３−９に出力し、Ｌレベルのときには
信号線３−９にＬレベルの信号を出力する。

このように生成されたパルス信号か信号線３−９に加わ
ると、高圧変換回路３−４の昇圧トランスでパルス電圧
が昇圧され、回路３−４内部の波形成形回路を介して高
圧直流電圧を端子３−１０に取り出すことができる。こ
の高圧出力端子３−１０に出力される高圧電圧に比例し
、かつその最大電圧かＰＷＭによるサーボ回路３−５の
電源電圧である５ｖのフィードバック信号が信号線１８
を介しＰＷＭによるサーボ回路３−５に印加される。

ここで、高圧出力端子３−１０に出力される電圧は、信
号線２４に出力されるパルス信号のＨレベルか長い程、
いいかえれはデユーティ比が大きい程大きくなるように
構成されているとする。そのとき、信号線１８に印加さ
れるフィードバック電圧が基準電圧発生回路３−１２か
発生し信号線１９に出力する電圧より大きいとき、信号
線２４に出力されるパルスのデユーティ比か減少するよ
うにＰＷＭによるサーボ回路３−５が構成されていれば
、すなわち第１０承のスイッチ４かＶ。０に接続されて
いれは、回路全体か信号線１８に印加されるフィードバ
ック電圧と、信号線１９に出力される基準電圧とが一致
するように制御される。

このことから、この第３図示の実施例に係る回路ては、
ＣＰＩＩ　３−［ｉの命令により、信号線３−１３を介
してデータを基＄電圧発生回路３−１２に送り、信号線
１９上に出力される基準電圧を変更することによって自
由に高圧出力端子３−１０に出力される電圧を変更する
ことができる。なお、ＣＰＩＩ　３−６は、信号線２２
および２３を介してＰＷＭによるサーボ回路３−５のデ
ータラッヂ回路９（第１図参照）にデータを書き込むこ
とによって信号線２４に出力されるパルス信号を制御す
るようにすることも可能である。　　　゛ 以上のように動作するＰＷＭによるサーボ回路３−５は
、高速クロックパルス入力端子２０（Ｔｆｉ１図参！！
―）に加えるクロック信号の周波数によって高圧出力端
子３−１Ｏに出力される電圧に含まれるリプルが変化し
、高周波である程安定したしかも小さなリプルとなる。

それは、信号線２４に出力されるパルスのデユーティ比
がディジタルに変化するために、信号線１８と１９とに
加わる電圧が正確に一致せず、ロック状態では信号線１
８に加わる電圧と信号線１９に加わる電圧との差の符号
がプラスからマイナスへ、マイナスからプラスへと常に
振動するからである。

しかしながら、本願人の実験によれば、高速クロックパ
ルス入力端子２０に６．４ＭＨｚのクロックを加え、低
速クロックパルス入力端子に２５　ｋ　ｌ＋　２のクロ
ックを加えたときの高圧出力端子３−１０におけるリプ
ル含有率は±７％程度であり、第３図に示すような複写
器の電（原としては十分実用に供することかてきるもの
である。

［発明の効果］ 以上説明したように、本発明によれば、１　外付は部品
を削減できることによりシステムを廉価に構成すること
がてぎる。

２　従来回路かアナログ信号処理を行うのに対し、本発
明てはディジタル信号処理を行うので、従来回路で生し
た発振周波数のばらつき等の調整か不要となり、またこ
れに伴って回路をＩＣ化した場合のテストが容易となり
、さらにアナログ動作不良によるＩＣの歩留り低下をな
くすことができる。

３、　　ＣＰＵによる制御が、信号をディジタルに処理
することによって容易となる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す回路図、 第２−１図は本発明の第二の実施例に係るコンパレータ
部を示す回路図、 第２−２図は第２−１図示の構成を記号・表現して示す
説明図、 第２−３図は第２−１図中のインバータの構成例を示す
回路図、 第２−４図は第２−３図の回路の動作特性を示す特性曲
線図、 第２−５図および第２−６図は第２−１図の回路におり
る特定タイミングにおりる等何回路を示した説明図、 第３図は複写器の電源制御回路のブロック図、 第４−１は従来のＰＷＭによるサーボ回路を表わした図
、 第４−２図は第４−１図のＰＷＭ部の回路図、第４−３
図は第４−１図中のＯＳＣ回路の発振波形を示す波形図
である。 １．２−２２．４−１５・・・コンパレータ、２．１０
・・・Ｄ−ＦＦ。 ３・・・イクスクルーシブＯＲケート、４．１４・・・
スイッチ、 ５・・・１１／Ｄカウンタ、 ６．８・・・−数比較回路、 ７・・・バイナリカウンタ、 ９・・・データラッヂ回路、 １１・・・ＯＲケート、 １２．１３　・・・ＮＯＲゲート、 ２−４．２−１ｉ・・・インバータ、 ２−１．２−２．２−５・・・アナログスイッチ、２−
１１・・・バッファ、 ２−１３・・・ＮＭＯ５゜ ２−１４・・・Ｉ’ＭＯ３゜ ３−１・・・ＡＣ電源、 ３−２・・・整流回路、 ３−３・・・スイッチング回路、 ３−４・・・高圧変換回路、 ３−５・・・ｌ’ＷＭによるサーボ回路、３−６・・・
ｃｐｕ　。 ３−１２・・・基準電圧発生回路、 ４−１・・・誤差アンプ、 ４−２・・・ＰＷＭ回路、 ４−３・・・発振回路、 ４−４・・・抵抗、 ２−３．４−５・・・コンデンサ、 ４−６・・・基準電圧源。 刊ぐ−８

Claims (1)

1. 【特許請求の範囲】 １）フィードバック信号と基準信号とを比較し、当該両
   者の信号の差の符号の違いに応じて、第１論理レベルま
   たは第２論理レベルの信号を出力する比較器と、 前記第１または前記第２論理レベルの信号に応して、時
   間に対してパルス幅か不連続に増加または減少するパル
   ス信号を発生する変調手段とを具えたことを特徴とする
   サーボ回路。 ２）前記変調手段は、１周期の前記パルス信号の前記第
   ２論理レベルの信号の長さを固定し、前記第１論理レベ
   ルの信号の長さのみを変化させることによって前記パル
   ス幅を変化させることを特徴とする請求項１記載のサー
   ボ回路。 ３）前記パルス幅は、前記比較器の出力信号が前記第１
   論理レベルのとき増加し、前記第２論理レベルのとき減
   少するモードと、前記比較器の出力信号が前記第１論理
   レベルのとき減少し、前記第２論理レベルのとき増加す
   るモードとの２つのモードに切りかえ可能としたことを
   特徴とする請求項１または２記載のサーボ回路。 ４）前記比較器は、コンデンサと、インバータと、アナ
   ログスイッチとより成り、前記インバータの入力端子に
   前記コンデンサの一端子と、第一のアナログスイッチの
   一方の入出力端子とが接続され、前記インバータの出力
   端子に前記第１のアナログスイッチの他方の信号入出力
   端子が接続され、前記コンデンサの他端には、第２およ
   び第３のアナログスイッチの一方の入出力端子が接続さ
   れ、前記第２のアナログスイッチの他方の信号入出力端
   子がフィードバック信号を入力するための入力端子に接
   続され、前記第３のアナログスイッチの他端の信号入出
   力端子が前記基準信号を入力するための入力端子に接続
   され、前記第１および前記第３のアナログスイッチは、
   同一のタイミングで同時にオンまたはオフとなり、前記
   第１および前記第３のアナログスイッチと同じタイミン
   グで前記第２のアナログスイッチがオンとなったときに
   は前記第１および前記第３のアナログスイッチがオフと
   なり、前記第２のアナログスイッチがオフとなったとき
   には前記第１および前記第２のアナログスイッチがオン
   となるように前記比較器を構成する事により、時分割に
   比較した結果を出力するようにしたことを特徴とする請
   求項１ないし３のいずれかの項に記載のサーボ回路。 ５）定電圧電源の定電圧制御に供されることを特徴とす
   る請求項１ないし４のいずれかの項に記載のサーボ回路
   。 ６）複写装置の電源回路における定電圧電源の定電圧制
   御に供されることを特徴とする請求項１ないし５のいず
   れかの項に記載のサーボ回路。