JPH01191396A - 半導体メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ回路に関し、特にメモリ素子の保
持不良を検出する半導体メモリ回路に関する。

〔従来の技術〕

従来の半導体メモリ回路は拡散時や組立時に発生したゴ
ミによって配線が短絡したり、あるいはセルトランジス
タのリークが原因となってメモリセルの保持不良をおこ
す場合がある。

第３図は従来の一例を説明するためのＥＣＬＲＡＭ回路
図である。

第３図に示すように、このメモリ回路は、メモリセル１
とこのメモリセルに接続されたワードトップ線２．ワー
ドボトム線３．パッド４および保持電流を供給する定電
流源回路６とを有している。

ここで、仮にワードトップ線２とワードボトム線３が数
十■くΩのインピーダンスをもつゴミ７によって短絡さ
れているとすると、メモリセル１の保持電流Ｉ　１１の
一部の電流Ｉｏがゴミ７の経路を流れる。これにより、
メモリセルには本来よりも少ない保持電流１．〜工。が
流れる。また、セルトランジスタにリークがある場合も
同様にリーク分だけ他のセルの保持電流は減少し、デー
タを保持できなくなる。このような不良品はｐ７’ｖｖ
工程（ウェーハー枚当りの良品数選別工程）段階で除去
し、その後の工数を減らすようにしなければならない。

しかしながら、かかる保持不良は比較的長いテストサイ
クルでしか把握できない不良であるので、Ｐ／Ｗ″Ｃ除
去するとすれば非常に長い時間がかかってしまう。そこ
で、従来は第３図に示すように、保持電流回路のトラン
ジスタのベースに供給されるＶＢＨ用の定電圧電源回路
６の内部からパッド４を取りだし、このパッド４に外部
から電位を与えて電位ＶＢＩＩを下げることにより、保
持不良の検出を行っている。すなわち、電位・ＶＢＨが
下がれば保持電流Ｉｎは減少する。もし、上述のように
ゴミ７による短絡やトランジスタのリークがあれば、保
持電流Ｉｎを減らすことによって不良を検出することが
できる。

〔発明が解決しようとする問題点〕

上述した従来の半導体メモリ回路におけるメモリセルの
保持不良検出は、外部からパッド４に与える電位と保持
電流ＩＨの相関を事前に測定しておく必要がある。しか
も、メモリ回路装置の巾には製造段暗でのばらつき等に
よって測定結果とは必ずしも対応（前記電流と電圧の相
関）がとれない場合がでてくる。かかる場合には、保持
電流Ｉ　Ｉ＋を減少しすぎて本来は良品であったものを
不良品と判定してしまう危険性がでてくるという欠点が
ある。

本発明の目的は、かかるメモリセルの保持不良を正確に
判定しうる半導体メモリ回路を提供することにある。

〔問題点を解決するための手段〕

本発明はトラジスタを含んで構成したメモリセルをワー
ドトップ線とワードボトム線とに接続し配列した半導体
メモリ回路において、前記メモリセルトランジスタのエ
ミッタに接続した前記ワードボトム線と外部バッドとを
各々ダイオードを介して接続したことにある。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を説明するための半導体メモ
リ回路図である。

第１図に示すように、このメモリ回路はメモリセル１が
ワードトップ線２とワードボトム線３との間に接続され
、ダイオードが各ワードボトム線３と外部パッド４との
間に接続されている。また保持電流ＩＨを流すトランジ
スタのベースには従来と同様の電位ＶＢＨを印加するた
めの定電圧源回路６が接続される。

かかるメモリセルの保持不良の検出を行う場合の動作は
次のとおりである。

第２図は第１図に示す、メモリの内部電位とバッド電位
の関係を説明するための電位レベル図である。

かかるメモリセルの保持不良の検出を行う場合の動作は
次のとおりである。

まず、第２図のように非選択ワードボトム線の電位■２
よりもダイオード順方向電圧Ｖ「以上高く、且つｊ■択
ワードボトム線の電位■１にＶｆを加えた電位よりも低
い電位をパッド４に与える。

すると、保持電流はすべてパッド４からダイオード５を
バイパスして流れるので、このときのパッド４の電流を
測定すれば、非選択ワード線の全保持電流を知ることが
できる。これをあらかじめ測定しておく。

次に、パッド４に非選択のワードボトム線の電位レベル
図 く、すると、以下は保持電流のＩ　Ｉ＋の一部がダイオ
ード５をバイパスするようになる。

このようにして、各メモリセ１を流れる保持電流■□を
外部から制御することができる。また、パッド４を流れ
る電流を測定すれば保持電流Ｉ　Ｈのバイパス分を知る
こともできる。

このように、本実施例は入力および出力以外のパッドと
各ワードボトム線とをダイオードを介して接続すること
により外部から電位を与え各メモリセルを流れる保持電
流を制御し、且つこの制御分の電流を直接測定すること
ができる。

〔発明の効果〕

以上説明したように、本発明の半導体メモリ回路は各ワ
ードボトム線と新たに準備したパッドとをそれぞれダイ
オードで接続することにより、外部からこのパッドに電
位を与えるとメモリセルの保持電流を制御でき、且つこ
の制御分の電流を直接測定することができる。従って、
メモリセルの保持不良を判定するにあたり、保持電流の
バイパス分を増やしすぎて良品を不良品と判定してしま
う危険性も解消される。これによって、Ｐ／Ｗ時にホー
ルド不良品を即座に除去することが可能となる。更に、
長いテストサイクルでパターンを発生させる必要がなく
、大容量メモリの保持不良試験に特に有効である。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための半導体メモ
リ回路図、第２図は第１図に示すメモリの内部電位とパ
ッド電位の関係を説明するための電位レベル図、第３図
は従来の一例を説明するための半導体メモリ回路図であ
る。 １・・・メモリセル、２・・・ワードトップ線、３・・
・ワードトッ線、４・・・パッド、５・・・ダイオード
、６・・・定電圧源回路。 １（埋人弁理士内原　　晋 第　１７ １ｉＪＪの電イ立 恰　２　圓

Claims (1)

【特許請求の範囲】
1. トラジスタを含んで構成したメモリセルをワードトップ
   線とワードボトム線とに接続し配列した半導体メモリ回
   路において、前記メモリセルトランジスタのエミッタに
   接続した前記ワードボトム線と外部パッドとを各々ダイ
   オードを介して接続したことを特徴とする半導体メモリ
   回路。