JPH01191478A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01191478A JPH01191478A JP1474888A JP1474888A JPH01191478A JP H01191478 A JPH01191478 A JP H01191478A JP 1474888 A JP1474888 A JP 1474888A JP 1474888 A JP1474888 A JP 1474888A JP H01191478 A JPH01191478 A JP H01191478A
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- JP
- Japan
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- gate electrode
- layer
- insulating film
- mask
- film
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯ３型半導体装置の製造方法に関し、特に短
チヤネル化を図ったＭＯ３型トランジスタの製造方法に
関する。
チヤネル化を図ったＭＯ３型トランジスタの製造方法に
関する。
従来、この種のＭ ＯＳ型トランジスタの製造方法とし
て、第３図（ａ）乃至第３図（ｄ）に示されるように、
ゲート酸化膜形成後に一導電型の半導体基板表面上に不
純物を拡散して表面濃度を部分的に相違させる方法がと
られている。
て、第３図（ａ）乃至第３図（ｄ）に示されるように、
ゲート酸化膜形成後に一導電型の半導体基板表面上に不
純物を拡散して表面濃度を部分的に相違させる方法がと
られている。
即ち、第３図（ａ）のように、例えばＰ型シリコン基板
１上に通常のＬＯＧＯ３工程によりフィールド酸化膜２
を１．０μｍ形成し、活性領域にゲート酸化膜３を５０
０人形成した後、しきい値電圧を設定し或いは短チャン
ネル化を図るために、ゲート酸化膜３を通してＰ型不純
物、例えばボロンをシリコン基板１にイオン注入し、基
板表面に高濃度のＰ型不純物拡散層７を形成している。
１上に通常のＬＯＧＯ３工程によりフィールド酸化膜２
を１．０μｍ形成し、活性領域にゲート酸化膜３を５０
０人形成した後、しきい値電圧を設定し或いは短チャン
ネル化を図るために、ゲート酸化膜３を通してＰ型不純
物、例えばボロンをシリコン基板１にイオン注入し、基
板表面に高濃度のＰ型不純物拡散層７を形成している。
しかる後、第３図（ｂ）のように、ゲート酸化膜３上に
多結晶シリコン層４を約６０００成績層し、かつこの上
にフォトレジスト６をゲート電極となるべき領域にのみ
形成する。
多結晶シリコン層４を約６０００成績層し、かつこの上
にフォトレジスト６をゲート電極となるべき領域にのみ
形成する。
そして、第３図（Ｃ）のように、このフォトレジスト６
をマスクとして前記多結晶シリコン層４をエツチングし
てゲート電極４を形成する。このフォトレジスト６はそ
の後除去する。続いて、前記ゲート電極４をマスクとし
て基板と逆導電型の不純物、例えば砒素（Ａｓ）を１０
０Ｋ ｅ Ｖ、 １．ＯＸＩＯ１６ｃｍ−”の条件で
イオン注入することにより、ゲート電極４に対して自己
整合的にソース・ドレイン拡散層９を形成する。
をマスクとして前記多結晶シリコン層４をエツチングし
てゲート電極４を形成する。このフォトレジスト６はそ
の後除去する。続いて、前記ゲート電極４をマスクとし
て基板と逆導電型の不純物、例えば砒素（Ａｓ）を１０
０Ｋ ｅ Ｖ、 １．ＯＸＩＯ１６ｃｍ−”の条件で
イオン注入することにより、ゲート電極４に対して自己
整合的にソース・ドレイン拡散層９を形成する。
しかる後、第３図（ｄ）のように、ＰＳＧ等の眉間絶縁
膜１０を約５０００成績層し、これにコンタクト孔を開
設した上でアルミニウム等の金属配線１１を形成するこ
とによりＮチャンネルＭＯ３型トランジスタを形成して
いた。
膜１０を約５０００成績層し、これにコンタクト孔を開
設した上でアルミニウム等の金属配線１１を形成するこ
とによりＮチャンネルＭＯ３型トランジスタを形成して
いた。
上述した従来の製造方法においては、ゲート酸化膜３を
形成した後に、半導体基板１にＰ型の不純物をイオン注
入したＰ型不純物拡散層７の濃度を高めているため、こ
のＰ型不純物拡散層７内に形成するＮ型ソース・ドレイ
ン拡散層９とＰ型不純物拡散層７との間では、通常の基
板濃度より濃度の高い分だけ接合容量が大きくなり、高
速化したトランジスタを形成する上で大きな問題点とな
っていた。
形成した後に、半導体基板１にＰ型の不純物をイオン注
入したＰ型不純物拡散層７の濃度を高めているため、こ
のＰ型不純物拡散層７内に形成するＮ型ソース・ドレイ
ン拡散層９とＰ型不純物拡散層７との間では、通常の基
板濃度より濃度の高い分だけ接合容量が大きくなり、高
速化したトランジスタを形成する上で大きな問題点とな
っていた。
本発明は接合容量を抑制して、トランジスタの高速化を
可能どする半導体装置の製造方法を提供することを目的
としている。
可能どする半導体装置の製造方法を提供することを目的
としている。
本発明の半導体装置の製造方法は、−導電型の半導体基
板上にゲート酸化膜、多結晶シリコン層及び絶縁膜を順
次積層する工程と、この絶縁膜上に形成したマスクを利
用してゲート電極を形成する箇所の半導体基板表面に一
導電型の不純物を導入して不純物拡散層を形成する工程
と、前記マスクを利用してゲート電極形成領域の絶縁膜
を選択的に除去する工程と、この絶縁膜が除去された領
域に前記絶縁膜及び多結晶シリコンと性質の異なる層を
自己整合的に形成する工程と、この性質の異なる層をマ
スクとして前記絶縁膜及び多結晶シリコン層をエツチン
グ除去してゲート電極を形成する工程と、このゲート電
極を用いて自己整合的に前記半導体基板に逆導電型の不
純物を導入してソース・ドレイン拡散層を形成する工程
を含んでいる。
板上にゲート酸化膜、多結晶シリコン層及び絶縁膜を順
次積層する工程と、この絶縁膜上に形成したマスクを利
用してゲート電極を形成する箇所の半導体基板表面に一
導電型の不純物を導入して不純物拡散層を形成する工程
と、前記マスクを利用してゲート電極形成領域の絶縁膜
を選択的に除去する工程と、この絶縁膜が除去された領
域に前記絶縁膜及び多結晶シリコンと性質の異なる層を
自己整合的に形成する工程と、この性質の異なる層をマ
スクとして前記絶縁膜及び多結晶シリコン層をエツチン
グ除去してゲート電極を形成する工程と、このゲート電
極を用いて自己整合的に前記半導体基板に逆導電型の不
純物を導入してソース・ドレイン拡散層を形成する工程
を含んでいる。
上述した方法では、ゲート電極直下のチャネル領域にの
み基板と異なる不純物濃度の拡散層を形成でき、しきい
値電圧の設定及び短チヤネル化を実現する一方で、ソー
ス・ドレイン拡散層における接合容量の増加を防止した
ＭＯ３型トランジスタの製造が可能となる。
み基板と異なる不純物濃度の拡散層を形成でき、しきい
値電圧の設定及び短チヤネル化を実現する一方で、ソー
ス・ドレイン拡散層における接合容量の増加を防止した
ＭＯ３型トランジスタの製造が可能となる。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至第１図（ｆ）は本発明の第１実施例を
工程順に示す断面図である。
工程順に示す断面図である。
先ず、第１図（ａ）に示すように、例えばＰ型シリコン
基板１に通常のＬＯＧＯ３工程により、フィールド酸化
膜２を約１．０ａｍ形成して素子領域を画成し、かつこ
の素子領域にはゲート酸化膜３を５００人形成する。
基板１に通常のＬＯＧＯ３工程により、フィールド酸化
膜２を約１．０ａｍ形成して素子領域を画成し、かつこ
の素子領域にはゲート酸化膜３を５００人形成する。
次いで、第１図（ｂ）に示すように、全面に多結晶シリ
コンＮ４を４０００人、及びシリコン窒化膜等の絶縁膜
５を約１０００成績層する。そして、この上にはゲート
電極を形成する領域を開口したパターンにフォトレジス
ト６を形成し、このフォトレジスト６をマスクにして前
記シリコン基板１にＰ型不純物、例えばボロンをイオン
注入する。これにより、シリコン基板１には選択的に比
較的高い濃度のＰ型不純物拡散層７が形成される。
コンＮ４を４０００人、及びシリコン窒化膜等の絶縁膜
５を約１０００成績層する。そして、この上にはゲート
電極を形成する領域を開口したパターンにフォトレジス
ト６を形成し、このフォトレジスト６をマスクにして前
記シリコン基板１にＰ型不純物、例えばボロンをイオン
注入する。これにより、シリコン基板１には選択的に比
較的高い濃度のＰ型不純物拡散層７が形成される。
次に、第１図（Ｃ）に示すように、前記フォトレジスト
６をマスクにしてゲート電極を形成する領域のシリコン
窒化膜５を除去し、フォトレジスト６を除去した上で酸
化を行って露呈された多結晶シリコン層４の表面をシリ
コン酸化膜８とする。
６をマスクにしてゲート電極を形成する領域のシリコン
窒化膜５を除去し、フォトレジスト６を除去した上で酸
化を行って露呈された多結晶シリコン層４の表面をシリ
コン酸化膜８とする。
続いて、第１図（ｄ）に示すように、前記シリコン窒化
膜５を全面除去する。
膜５を全面除去する。
しかる上で、第１図（ｅ）に示すように、前記シリコン
酸化膜８をマスクにして多結晶シリコン層４をエツチン
グしてゲート電極を形成し、このゲート電極に対して自
己整合的にＮ型不純物、例えばＡｓをイオン注入し、Ｎ
型のソース・ドレイン拡散層９を形成する。
酸化膜８をマスクにして多結晶シリコン層４をエツチン
グしてゲート電極を形成し、このゲート電極に対して自
己整合的にＮ型不純物、例えばＡｓをイオン注入し、Ｎ
型のソース・ドレイン拡散層９を形成する。
次いで、第１図（ｆ）に示すようにＰＳＧ等の眉間絶縁
膜膜１０を約５０００成績層し、これにコンタクトを開
設し、アルミニウム等の金属配線１１を形成することに
より目的とする半導体装置が完成される。
膜膜１０を約５０００成績層し、これにコンタクトを開
設し、アルミニウム等の金属配線１１を形成することに
より目的とする半導体装置が完成される。
このようにして製造されるＭＯ３型トランジスタは、ゲ
ート電極４の直下の領域にのみシリコン基板１よりも高
い不純物拡散層７を形成されるので、短チヤネル化によ
るパンチスルーを抑制する一方で、ソース・ドレイン拡
散層９における基板との接合容量を増加することなく、
トランジスタの高速動作が可能とされる。
ート電極４の直下の領域にのみシリコン基板１よりも高
い不純物拡散層７を形成されるので、短チヤネル化によ
るパンチスルーを抑制する一方で、ソース・ドレイン拡
散層９における基板との接合容量を増加することなく、
トランジスタの高速動作が可能とされる。
第２図（ａ）乃至第２図（ｆ）は本発明の第２実施例を
製造工程順に示す断面図である。
製造工程順に示す断面図である。
先ず、第２図（ａ）に示すように、Ｐ型シリコン基板１
にフィールド酸化膜２を１．０μｍ形成し、素子領域に
ゲート酸化膜３を５００人形成した後、第２図（ｂ）で
示すように全面に多結晶シリコン層４を４０００人４、
絶縁膜としてＣＶＤシリコン酸化膜１２を約１０００成
績層する。そして、この上にフォトレジスト６を設け、
かつこのフォトレジストには後にゲート電極を形成する
領域を開口する。
にフィールド酸化膜２を１．０μｍ形成し、素子領域に
ゲート酸化膜３を５００人形成した後、第２図（ｂ）で
示すように全面に多結晶シリコン層４を４０００人４、
絶縁膜としてＣＶＤシリコン酸化膜１２を約１０００成
績層する。そして、この上にフォトレジスト６を設け、
かつこのフォトレジストには後にゲート電極を形成する
領域を開口する。
しかる後、このフォトレジスト６をマスクとしてシリコ
ン基板１の表面にＰ型不純物、例えばボロンをイオン注
入し、Ｐ型不純物拡散層７を形成する。
ン基板１の表面にＰ型不純物、例えばボロンをイオン注
入し、Ｐ型不純物拡散層７を形成する。
次いで、第２図（ｃ）に示すように、前記フォトレジス
ト６を利用して前記ＣＶＤシリコン酸化膜１２を選択的
に除去し、その上でこの除去した部分の多結晶シリコン
層４上にエピタキシャル成長法でシリコン層１３を成長
させる。更に、フォトレジスト６を除去した後、この上
に高融点金属。
ト６を利用して前記ＣＶＤシリコン酸化膜１２を選択的
に除去し、その上でこの除去した部分の多結晶シリコン
層４上にエピタキシャル成長法でシリコン層１３を成長
させる。更に、フォトレジスト６を除去した後、この上
に高融点金属。
例えばタングステン層１４を積層する。
次に、第２図（ｄ）に示すように、熱処理によりタング
ステン層１４とシリコン層１３を反応させたのち、未反
応のタングステン層１４を除去し、タングステンシリサ
イドＮ１５を形成する。
ステン層１４とシリコン層１３を反応させたのち、未反
応のタングステン層１４を除去し、タングステンシリサ
イドＮ１５を形成する。
しかる後、第２図（ｅ）に示すように、タングステンシ
リサイド層１５をマスクとして多結晶シリコン層４をエ
ツチングし、ゲート電極を形成する。そして、このゲー
ト電極４に対して自己整合的にＮ型不純物、例えばＡｓ
をイオン注入することにより、Ｎ型ソース・ドレイン拡
散層９を形成する。
リサイド層１５をマスクとして多結晶シリコン層４をエ
ツチングし、ゲート電極を形成する。そして、このゲー
ト電極４に対して自己整合的にＮ型不純物、例えばＡｓ
をイオン注入することにより、Ｎ型ソース・ドレイン拡
散層９を形成する。
更に、第２図（ｆ）に示すようにＰＳＧ膜１０を約５０
００成績層し、コンタクトを開設して金属配線１１を形
成することにより、目的とするＭＯ３型トランジスタが
完成される。
００成績層し、コンタクトを開設して金属配線１１を形
成することにより、目的とするＭＯ３型トランジスタが
完成される。
この方法で製造されるＭＯ３型ト°ランジスタは、前記
第１実施例と全（同じ効果が得られるとともに、ゲート
電極が多結晶シリコンとタングステンシリサイド層１５
の二層構造とされるため、ゲート電極の抵抗を低減して
更に高速化を達成できる。
第１実施例と全（同じ効果が得られるとともに、ゲート
電極が多結晶シリコンとタングステンシリサイド層１５
の二層構造とされるため、ゲート電極の抵抗を低減して
更に高速化を達成できる。
なお、タングステンシリサイド層は、モリブデン等地の
高融点金属のシリサイド層を用いても同じである。
高融点金属のシリサイド層を用いても同じである。
以上説明したように本発明は、ゲート電極直下のチャネ
ル領域にのみ基板と異なる不純物濃度の拡散層を自己整
合的に形成できるため、しきい値電圧の設定及び短チヤ
ネル化を実現する一方で、ソース・ドレイン拡散層にお
ける接合容量の増加を防止して高速化を可能としたＭＯ
３型トランジスタを製造できる効果がある。
ル領域にのみ基板と異なる不純物濃度の拡散層を自己整
合的に形成できるため、しきい値電圧の設定及び短チヤ
ネル化を実現する一方で、ソース・ドレイン拡散層にお
ける接合容量の増加を防止して高速化を可能としたＭＯ
３型トランジスタを製造できる効果がある。
第１図（ａ）乃至第１図（ｆ）は本発明の第１実施例を
製造工程順に示す断面図、第２図（ａ）乃至第２図（ｆ
）は本発明の第２実施例を製造工程順に示す断面図、第
３図（ａ）乃至第３図（ｄ）は従来の製造方法を工程順
に示す断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・多結晶シリコン層（
ゲート電極）、５・・・シリコン窒化膜、６・・・フォ
トレジスト、７・・・Ｐ型不純物拡散層、８・・・シリ
コン酸化膜、９・・・Ｎ型ソース・ドレイン拡散層、１
０・・・層間絶縁膜、１１・・・金属配線、１２・・・
ＣＶＤシリコン酸化膜、１３・・・シリコン層、１４・
・・タングステン層、１５・・・タングステンシリサイ
ド層。 第１図 第１図 第２図
製造工程順に示す断面図、第２図（ａ）乃至第２図（ｆ
）は本発明の第２実施例を製造工程順に示す断面図、第
３図（ａ）乃至第３図（ｄ）は従来の製造方法を工程順
に示す断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・多結晶シリコン層（
ゲート電極）、５・・・シリコン窒化膜、６・・・フォ
トレジスト、７・・・Ｐ型不純物拡散層、８・・・シリ
コン酸化膜、９・・・Ｎ型ソース・ドレイン拡散層、１
０・・・層間絶縁膜、１１・・・金属配線、１２・・・
ＣＶＤシリコン酸化膜、１３・・・シリコン層、１４・
・・タングステン層、１５・・・タングステンシリサイ
ド層。 第１図 第１図 第２図
Claims (1)
- １、一導電型の半導体基板上にゲート酸化膜、多結晶シ
リコン層及び絶縁膜を順次積層する工程と、前記絶縁膜
上に形成したマスクを利用してゲート電極を形成する箇
所の半導体基板表面に一導電型の不純物を導入して不純
物拡散層を形成する工程と、前記マスクを利用してゲー
ト電極形成領域の絶縁膜を選択的に除去する工程と、こ
の絶縁膜が除去された領域に前記絶縁膜及び多結晶シリ
コンと性質の異なる層を自己整合的に形成する工程と、
この性質の異なる層をマスクとして前記絶縁膜及び多結
晶シリコン層をエッチング除去してゲート電極を形成す
る工程と、このゲート電極を用いて自己整合的に前記半
導体基板に逆導電型の不純物を導入してソース・ドレイ
ン拡散層を形成する工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1474888A JPH01191478A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1474888A JPH01191478A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01191478A true JPH01191478A (ja) | 1989-08-01 |
Family
ID=11869734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1474888A Pending JPH01191478A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01191478A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698461A (en) * | 1996-03-12 | 1997-12-16 | United Microelectronics Corp. | Method for fabricating lightly doped drain metal oxide semiconductor field effect transistor |
-
1988
- 1988-01-27 JP JP1474888A patent/JPH01191478A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698461A (en) * | 1996-03-12 | 1997-12-16 | United Microelectronics Corp. | Method for fabricating lightly doped drain metal oxide semiconductor field effect transistor |
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