JPH0119299B2 - - Google Patents
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- JPH0119299B2 JPH0119299B2 JP55170533A JP17053380A JPH0119299B2 JP H0119299 B2 JPH0119299 B2 JP H0119299B2 JP 55170533 A JP55170533 A JP 55170533A JP 17053380 A JP17053380 A JP 17053380A JP H0119299 B2 JPH0119299 B2 JP H0119299B2
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- JP
- Japan
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- circuit
- signal
- output
- oscillation
- pulse
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Links
- 230000010355 oscillation Effects 0.000 claims description 23
- 239000003990 capacitor Substances 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
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- 230000005764 inhibitory process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/19—Monitoring patterns of pulse trains
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、発振停止検出回路の方式に関するも
のである。
のである。
従来の発振停止検出回路は、第１図、第２図に
示すように、周波数逓倍回路３の出力パルス信号
ｂの間隙T1と、コンデンサ１と抵抗２とから決
まる放電時定数T2に注目し、第２図に示すよう
にαT1≧T2（但し、αは、マージン係数である。）
となる条件で、発振停止と判定している。この回
路の設計上のポイントは、放電時定数T2の設定
であり、種々のバラツキ要因の考慮をして、その
最小値を設定しなくてはならない。特に、
CMOS集積回路の設計では、消費電流を押える
ために、出力パルス間隙T1を１／1000〜１／10000秒程 度に選ぶため、放電時定数T2は、10／1000〜１／1000 秒が必要であり、製造プロセスのバラツキ、温度
特性などを考慮すると、設計寸法的に、かなりの
スペースが必要であり、IC集積度の点でネツク
となつている。
示すように、周波数逓倍回路３の出力パルス信号
ｂの間隙T1と、コンデンサ１と抵抗２とから決
まる放電時定数T2に注目し、第２図に示すよう
にαT1≧T2（但し、αは、マージン係数である。）
となる条件で、発振停止と判定している。この回
路の設計上のポイントは、放電時定数T2の設定
であり、種々のバラツキ要因の考慮をして、その
最小値を設定しなくてはならない。特に、
CMOS集積回路の設計では、消費電流を押える
ために、出力パルス間隙T1を１／1000〜１／10000秒程 度に選ぶため、放電時定数T2は、10／1000〜１／1000 秒が必要であり、製造プロセスのバラツキ、温度
特性などを考慮すると、設計寸法的に、かなりの
スペースが必要であり、IC集積度の点でネツク
となつている。
本発明は、この点を除去したもので、パルス間
隙の監視にデジタル的な手法を適用し、時定数
T2の減少を実現し、パターン占有面積のコンパ
クト化を目的としている。
隙の監視にデジタル的な手法を適用し、時定数
T2の減少を実現し、パターン占有面積のコンパ
クト化を目的としている。
以下実施例に基づいて、本発明を詳しく説明す
る。
る。
第３図は、本発明による発振停止検出回路の論
理回路図であり、第４図は発振用モニター信号の
半周期について、主要信号のタイミングチヤート
を示したものである。ブロツク的には、リトリガ
ー方式の単安定マルチバイブレータ回路４と、パ
ルス発生回路５と、プリセツト方式のタウンカウ
ンタ回路６と、電源投入パルス発生回路７とから
成り立つている。
理回路図であり、第４図は発振用モニター信号の
半周期について、主要信号のタイミングチヤート
を示したものである。ブロツク的には、リトリガ
ー方式の単安定マルチバイブレータ回路４と、パ
ルス発生回路５と、プリセツト方式のタウンカウ
ンタ回路６と、電源投入パルス発生回路７とから
成り立つている。
発振回路の発振出力に基づいて得られた発振モ
ニター用信号ｅは、微分パルス信号とする。この
パルスは、電源投入パルス発生回路７の出力信号
ｆと論理和をとられて、ｇ信号となる。ｇ信号
は、論理和ゲート回路を介してリトリガー方式の
単安定マルチバイブレータ回路４の入力トリガ信
号ｈとなり、単安定マルチバイブレータは、動作
を開始する。マルチバイブレータ回路４は、VDD
―VSS間に直列接続された抵抗９及びトランジス
タと、この直列接続点に接続されたコンデンサ８
より構成される。入力トリガ信号ｈによつてコン
デンサ８が充電されてから抵抗９を介して放電さ
れる期間に信号ｉが出力される。
ニター用信号ｅは、微分パルス信号とする。この
パルスは、電源投入パルス発生回路７の出力信号
ｆと論理和をとられて、ｇ信号となる。ｇ信号
は、論理和ゲート回路を介してリトリガー方式の
単安定マルチバイブレータ回路４の入力トリガ信
号ｈとなり、単安定マルチバイブレータは、動作
を開始する。マルチバイブレータ回路４は、VDD
―VSS間に直列接続された抵抗９及びトランジス
タと、この直列接続点に接続されたコンデンサ８
より構成される。入力トリガ信号ｈによつてコン
デンサ８が充電されてから抵抗９を介して放電さ
れる期間に信号ｉが出力される。
即ち、第４図に示すように出力信号ｉのパルス
幅は、コンデンサ８と抵抗９とから決まる時定数
T3で規定される。第３図のリトリガー方式の単
安定マルチバイブレータ回路４は、全ゆる時間間
隙の入力トリガ信号ｈに対して、その立下りエツ
ジからの出力パルス信号ｉを保証するものであ
る。
幅は、コンデンサ８と抵抗９とから決まる時定数
T3で規定される。第３図のリトリガー方式の単
安定マルチバイブレータ回路４は、全ゆる時間間
隙の入力トリガ信号ｈに対して、その立下りエツ
ジからの出力パルス信号ｉを保証するものであ
る。
単安定マルチバイブレータ回路の出力信号ｉ
は、パルス発生回路５へ入力される。パルス発生
回路５の構成は、コンデンサ１３、抵抗１２から
決まる時定数により、単安定マルチバイブレータ
回路４の出力信号ｉの立ち下りエツジからの遅延
時間を規定し、パルス幅は、コンデンサ１０と抵
抗１２による時定数で規定する。ダイオード１１
は、次段のバツフアゲート１４の入力信号がVSS
電位以下に下がる電圧レベルをクランプする為の
ものである。つまり、パルス発生回路５の機能
は、第４図に示すように、単安定マルチバイブレ
ータ回路４の出力信号ｉの立ち下りエツジに対す
る適当な位相遅れを持つた微分パルスｊを発生さ
せることにある。この出力信号ｊは論理和回路を
介してトリガ信号ｈとなり、単安定マルチバイブ
レータ回路４に入力されるため、再び信号ｉが出
力されることになる。
は、パルス発生回路５へ入力される。パルス発生
回路５の構成は、コンデンサ１３、抵抗１２から
決まる時定数により、単安定マルチバイブレータ
回路４の出力信号ｉの立ち下りエツジからの遅延
時間を規定し、パルス幅は、コンデンサ１０と抵
抗１２による時定数で規定する。ダイオード１１
は、次段のバツフアゲート１４の入力信号がVSS
電位以下に下がる電圧レベルをクランプする為の
ものである。つまり、パルス発生回路５の機能
は、第４図に示すように、単安定マルチバイブレ
ータ回路４の出力信号ｉの立ち下りエツジに対す
る適当な位相遅れを持つた微分パルスｊを発生さ
せることにある。この出力信号ｊは論理和回路を
介してトリガ信号ｈとなり、単安定マルチバイブ
レータ回路４に入力されるため、再び信号ｉが出
力されることになる。
信号ｊは、プリセツト方式のダウンカウンタ回
路６にも入力されている。ダウンカウンタ回路６
は、プリセツト形のマスタースレイブ方式のフリ
ツプフロツプ回路１８より構成される。フリツプ
フロツプ回路１８のセツト端子には発振用モニタ
ー信号ｇが入力される。この信号ｇによりダウン
カウンタ回路６は“３”がプリセツトされ、第４
図に示すように信号ｋ，ｌが共にハイレベルとな
つて、出力信号ｍもハイレベルとなる。この後、
パルス発生回路５から信号ｊをクロツクとして入
力し、プリセツトされた“３”をダウンカウント
する。このフリツプフロツプ回路１８は、信号ｊ
の立ち下りエツジで出力Ｑが反転する。１つ目の
信号ｊが入力されると、信号ｊの立ち下りエツジ
で信号ｋがローレベルとなる。この時、信号ｌは
ハイレベルのままである。次に、信号ｊが入力さ
れると、信号ｋはハイレベル、信号ｌはローレベ
ルとなる。３番目の信号ｊが入力されると信号
ｋ，ｌはローレベルとなる。このカウント値が０
になつた時、すなわち出力信号ｋ，ｌが共にロー
レベルになつた時、出力信号ｍはローレベルとな
る。パルス発生回路５の出力は、この信号ｍと論
理積されている。従つて、信号ｍがローレベルに
なると、パルス発生回路５の出力信号ｊのパルス
出力が禁止される。両信号の論理積をとるゲート
回路は、信号ｊの禁止ゲート回路として機能す
る。
路６にも入力されている。ダウンカウンタ回路６
は、プリセツト形のマスタースレイブ方式のフリ
ツプフロツプ回路１８より構成される。フリツプ
フロツプ回路１８のセツト端子には発振用モニタ
ー信号ｇが入力される。この信号ｇによりダウン
カウンタ回路６は“３”がプリセツトされ、第４
図に示すように信号ｋ，ｌが共にハイレベルとな
つて、出力信号ｍもハイレベルとなる。この後、
パルス発生回路５から信号ｊをクロツクとして入
力し、プリセツトされた“３”をダウンカウント
する。このフリツプフロツプ回路１８は、信号ｊ
の立ち下りエツジで出力Ｑが反転する。１つ目の
信号ｊが入力されると、信号ｊの立ち下りエツジ
で信号ｋがローレベルとなる。この時、信号ｌは
ハイレベルのままである。次に、信号ｊが入力さ
れると、信号ｋはハイレベル、信号ｌはローレベ
ルとなる。３番目の信号ｊが入力されると信号
ｋ，ｌはローレベルとなる。このカウント値が０
になつた時、すなわち出力信号ｋ，ｌが共にロー
レベルになつた時、出力信号ｍはローレベルとな
る。パルス発生回路５の出力は、この信号ｍと論
理積されている。従つて、信号ｍがローレベルに
なると、パルス発生回路５の出力信号ｊのパルス
出力が禁止される。両信号の論理積をとるゲート
回路は、信号ｊの禁止ゲート回路として機能す
る。
即ち、本発明のポイントは、リトリガー方式の
単安定マルチバイブレータ回路４の動作回路にあ
る。プリセツト方式ダウンカウンタ回路６でプリ
セツトされた回数がＮ回であるとすれば、Ｎ＋１
回動作が繰り返されることにある。第３図の場
合、Ｎ＝３である。単安定マルチバイブレータ回
路４はまず発振用モニター信号を受けて動作す
る。その結果として信号ｊが出力されて再び単安
定マルチバイブレータ回路４は動作し、２番目の
信号ｊが出力される。３番目の信号ｊが出力され
た時点で、カウンタ回路６の出力ｍはローレベル
となり、信号ｊの以後の出力が禁止される。従つ
て、結果的に単安定マルチバイブレータ回路４
は、信号ｇと信号ｊの４つのトリガ信号により４
回動作することになる。４回目の動作が終了する
と、出力信号ｉはローレベル、カウンタ回路の出
力ｍはローレベルであり、出力ゲート回路となる
ノア回路の出力はハイレベルとなり、発振停止検
出信号ｎを出力する。
単安定マルチバイブレータ回路４の動作回路にあ
る。プリセツト方式ダウンカウンタ回路６でプリ
セツトされた回数がＮ回であるとすれば、Ｎ＋１
回動作が繰り返されることにある。第３図の場
合、Ｎ＝３である。単安定マルチバイブレータ回
路４はまず発振用モニター信号を受けて動作す
る。その結果として信号ｊが出力されて再び単安
定マルチバイブレータ回路４は動作し、２番目の
信号ｊが出力される。３番目の信号ｊが出力され
た時点で、カウンタ回路６の出力ｍはローレベル
となり、信号ｊの以後の出力が禁止される。従つ
て、結果的に単安定マルチバイブレータ回路４
は、信号ｇと信号ｊの４つのトリガ信号により４
回動作することになる。４回目の動作が終了する
と、出力信号ｉはローレベル、カウンタ回路の出
力ｍはローレベルであり、出力ゲート回路となる
ノア回路の出力はハイレベルとなり、発振停止検
出信号ｎを出力する。
本発明に於いては、ダウンカウンタ回路６がダ
ウンカウントを終了する前に発振用モニター信号
ｇが到来するような状態のときにはカウンタ回路
６が再びプリセツトされて出力信号ｍはハイレベ
ルを保ち、発振停止検出しない。
ウンカウントを終了する前に発振用モニター信号
ｇが到来するような状態のときにはカウンタ回路
６が再びプリセツトされて出力信号ｍはハイレベ
ルを保ち、発振停止検出しない。
尚、第３図における電源投入パルス発生回路７
は、コンデンサ１７と抵抗１６によつて、電源投
入タイミングからの時間遅れを設定し、この遅れ
分で、パルスを発生している。ダイオード１５
は、電源遮断時のコンデンサ１７の放電時間を短
縮するものであり、電源投入パルスの確実な発生
を保証するものである。
は、コンデンサ１７と抵抗１６によつて、電源投
入タイミングからの時間遅れを設定し、この遅れ
分で、パルスを発生している。ダイオード１５
は、電源遮断時のコンデンサ１７の放電時間を短
縮するものであり、電源投入パルスの確実な発生
を保証するものである。
この方式の場合、電源投入時のダウンカウンタ
回路６のイニシヤライズは、電源投入パルス発生
回路７の出力信号ｆによつて、疑似的に、周波数
逓倍回路３の出力信号を発生させることによつて
行つている。
回路６のイニシヤライズは、電源投入パルス発生
回路７の出力信号ｆによつて、疑似的に、周波数
逓倍回路３の出力信号を発生させることによつて
行つている。
本発明の効果については、上述の動作説明でも
ふれたように、カウンタ数Ｎを設定し、これによ
つて単安定マルチバイブレータ回路４から決まる
時定数T3を拡張し、見かけの時定数Ｔ＝（Ｎ＋
１）×T3とすることができることである。第１図
にくらべて、回路構成は複雑になるが、ゲート主
体であり、コンデンサ、抵抗の値も、時定数１マ
イクロ秒オーダであり、設計寸法的には、かなり
の省略となる。
ふれたように、カウンタ数Ｎを設定し、これによ
つて単安定マルチバイブレータ回路４から決まる
時定数T3を拡張し、見かけの時定数Ｔ＝（Ｎ＋
１）×T3とすることができることである。第１図
にくらべて、回路構成は複雑になるが、ゲート主
体であり、コンデンサ、抵抗の値も、時定数１マ
イクロ秒オーダであり、設計寸法的には、かなり
の省略となる。
更に、この方式の利点は、ダウンカウンタ回路
６にセツトされた数だけ、常に、単安定モノマル
チ回路４が動作するのではなく、カウントダウン
の途中で、発振モニター信号ｅによつてイニシヤ
ライズされることである。これは、設計思想の上
で、単安定マルチバイブレータ回路４の時定数
T3を、発振用モニター信号の周期と同等かそれ
以下に設定し、ダウンカウンタ回路６のビツト数
により、製造上、温度などの各種特性上のバラツ
キを吸収することを保証する。この為、充放電の
回数は、最大に固定されることなく、消費電流の
増大も緩和される。
６にセツトされた数だけ、常に、単安定モノマル
チ回路４が動作するのではなく、カウントダウン
の途中で、発振モニター信号ｅによつてイニシヤ
ライズされることである。これは、設計思想の上
で、単安定マルチバイブレータ回路４の時定数
T3を、発振用モニター信号の周期と同等かそれ
以下に設定し、ダウンカウンタ回路６のビツト数
により、製造上、温度などの各種特性上のバラツ
キを吸収することを保証する。この為、充放電の
回数は、最大に固定されることなく、消費電流の
増大も緩和される。
更に、重負荷による急激な電源変動に対して
も、従来の場合、１回のレベル比較で検出してい
たが、本発明の場合、ダウンカウンタ回路６の出
力信号ｍによつて、発振停止検出信号がマスクさ
れているため、誤動作防止に効果がある。
も、従来の場合、１回のレベル比較で検出してい
たが、本発明の場合、ダウンカウンタ回路６の出
力信号ｍによつて、発振停止検出信号がマスクさ
れているため、誤動作防止に効果がある。
適用としては、時計用制御回路の発振回路のモ
ニター用が考えられる。また特に、リチウム電池
電源のように、重負荷の電源変動が大きい場合、
誤動作のない発振停止検出回路として利用でき
る。
ニター用が考えられる。また特に、リチウム電池
電源のように、重負荷の電源変動が大きい場合、
誤動作のない発振停止検出回路として利用でき
る。
第１図、第２図は、従来例の回路図と、タイミ
ングチヤート、第３図、第４図は、本発明の実施
例の回路図とタイミングチヤートである。 １はコンデンサ、２は抵抗、３は周波数逓倍回
路、４はリトリガー方式単安定マルチバイブレー
タ回路、５はパルス発生回路、６はプリセツト方
式ダウンカウンタ回路、７は電源投入パルス発生
回路、８，１０，１３，１７はコンデンサ、９，
１２，１６は抵抗、１１，１５はダイオードであ
る。 なお、第３図中に示す各論理ゲートシンボルは
MIL規格に準ずるが、１８についてはプリセツ
ト形のマスタースレイブ方式のフリツプフロツプ
回路である。
ングチヤート、第３図、第４図は、本発明の実施
例の回路図とタイミングチヤートである。 １はコンデンサ、２は抵抗、３は周波数逓倍回
路、４はリトリガー方式単安定マルチバイブレー
タ回路、５はパルス発生回路、６はプリセツト方
式ダウンカウンタ回路、７は電源投入パルス発生
回路、８，１０，１３，１７はコンデンサ、９，
１２，１６は抵抗、１１，１５はダイオードであ
る。 なお、第３図中に示す各論理ゲートシンボルは
MIL規格に準ずるが、１８についてはプリセツ
ト形のマスタースレイブ方式のフリツプフロツプ
回路である。
Claims (1)
- 【特許請求の範囲】 １ ２つの入力端子を有し発振回路の発振出力に
基づいて得られた発振用モニター信号を一方の入
力端子に入力する論理和ゲート回路と、 抵抗及びコンデンサから少なくとも構成され前
記論理和回路の出力信号を受けて前記抵抗及びコ
ンデンサの時定数に対応するパルス幅の第１信号
を出力する単安定マルチバイブレータ回路と、 該単安定マルチバイブレータ回路から前記第１
信号を入力して遅延し該第１信号の入力終了後に
微分パルスである第２信号を前記論理和回路の他
方入力端子に出力するパルス発生回路と、 前記発振用モニター信号を受けて所定数がプリ
セツトされると共に前記パルス発生回路から出力
される前記第２信号を該所定数分カウントして出
力信号が論理反転するカウンタ回路と、 該カウンタ回路の出力信号が論理反転する時に
前記パルス発生回路から出力される前記第２信号
が前記論理和ゲート回路及び前カウンタ回路に入
力されることを禁止する禁止ゲート回路と、 前記単安定マルチバイブレータ回路及び該カウ
ンタ回路の各出力端子に接続され前記第１信号が
出力されず且つ前記カウンタ回路の出力信号が論
理反転した時に発振停止検出信号を出力する出力
ゲート回路とを具備することを特徴とする発振停
止検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170533A JPS5793725A (en) | 1980-12-03 | 1980-12-03 | Oscillation stop detect circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170533A JPS5793725A (en) | 1980-12-03 | 1980-12-03 | Oscillation stop detect circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5793725A JPS5793725A (en) | 1982-06-10 |
| JPH0119299B2 true JPH0119299B2 (ja) | 1989-04-11 |
Family
ID=15906680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55170533A Granted JPS5793725A (en) | 1980-12-03 | 1980-12-03 | Oscillation stop detect circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5793725A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103919U (ja) * | 1987-12-26 | 1989-07-13 | ||
| JP6163319B2 (ja) * | 2013-02-25 | 2017-07-12 | エスアイアイ・セミコンダクタ株式会社 | 発振停止検出回路及び電子機器 |
-
1980
- 1980-12-03 JP JP55170533A patent/JPS5793725A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5793725A (en) | 1982-06-10 |
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