JPH01193665A - 半導体テスター - Google Patents
半導体テスターInfo
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- JPH01193665A JPH01193665A JP63017581A JP1758188A JPH01193665A JP H01193665 A JPH01193665 A JP H01193665A JP 63017581 A JP63017581 A JP 63017581A JP 1758188 A JP1758188 A JP 1758188A JP H01193665 A JPH01193665 A JP H01193665A
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- JP
- Japan
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- circuit
- clock pulses
- timing
- pulses
- phase
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分寿］
この発明は、半導体テスターに関し、詳しくはＬＳＩの
特性テスト等を行う場合にＬＳＩの出力波形に対するレ
ベル判定処理を効率よく行い、特性測定におけるスルー
プットを向ヒさせることができるような半導体テスター
に関する。
特性テスト等を行う場合にＬＳＩの出力波形に対するレ
ベル判定処理を効率よく行い、特性測定におけるスルー
プットを向ヒさせることができるような半導体テスター
に関する。
［従来の技術］
第３図にこの種の半導体テスターの全体的な構成を示す
。同図において、１０は、ＣＰＵであり、インタフェー
ス１１を介してパターン発生器１２にパターン発生に必
要なプログラムをセットし、タイミング発生回路１３に
必要なタイミング発生のデータをセットする。これらパ
ターン発生器１２、タイミング発生回路１３からのデー
タがピンエレクトロニクス１７に送出されて、ピンエレ
クトロニクス１７のドライバ１５から被検査デバイス（
ＤＵＴ）１８のピン対応にテスト波形パターン等が出力
される。
。同図において、１０は、ＣＰＵであり、インタフェー
ス１１を介してパターン発生器１２にパターン発生に必
要なプログラムをセットし、タイミング発生回路１３に
必要なタイミング発生のデータをセットする。これらパ
ターン発生器１２、タイミング発生回路１３からのデー
タがピンエレクトロニクス１７に送出されて、ピンエレ
クトロニクス１７のドライバ１５から被検査デバイス（
ＤＵＴ）１８のピン対応にテスト波形パターン等が出力
される。
なお、１４は、テスト電圧発生回路であって、ＣＰＵｌ
０からのデータによりＤＵＴｌ８のバイアス電圧とか、
テスト波形パターン等のレベルを設定する設定電圧等を
発生して、ＤＵＴｌ８．ピンエレクトロニクス１７にそ
れぞれ供給する。
０からのデータによりＤＵＴｌ８のバイアス電圧とか、
テスト波形パターン等のレベルを設定する設定電圧等を
発生して、ＤＵＴｌ８．ピンエレクトロニクス１７にそ
れぞれ供給する。
パターン発生器１２は、通常、ＲＯＭとＲＡＭとから構
成されるインストラクシｑンメモリ等を有するものやア
リツメティクパターン発生器であり、ＤＵＴｌ７に対す
るアドレスの発生と、パターンデータ、期待値データ等
のデータ（Ｄ）の発生、すらにＤＵＴｌ ８に対するリ
ード／ライト制御信号等の発生をする。
成されるインストラクシｑンメモリ等を有するものやア
リツメティクパターン発生器であり、ＤＵＴｌ７に対す
るアドレスの発生と、パターンデータ、期待値データ等
のデータ（Ｄ）の発生、すらにＤＵＴｌ ８に対するリ
ード／ライト制御信号等の発生をする。
一方、ＤＵＴｌ８から得られた出力波形は、ピンエレク
トロニクス１７に内蔵されたレベル判定回路としてのコ
ンパレータ１６により判定基準電圧と比較されて、その
結果データがフェイルピットメモリに一旦記憶されるか
、直接インタフェース１１を介してＣＰＵｌ０側に転送
され、ＣＰＵ１０側のメモリに記憶され、ＣＰＵｌ０に
よってそのデータ解析が杼われる。
トロニクス１７に内蔵されたレベル判定回路としてのコ
ンパレータ１６により判定基準電圧と比較されて、その
結果データがフェイルピットメモリに一旦記憶されるか
、直接インタフェース１１を介してＣＰＵｌ０側に転送
され、ＣＰＵ１０側のメモリに記憶され、ＣＰＵｌ０に
よってそのデータ解析が杼われる。
・ 第４図（ａ）は、そのピンエレクトロニクス１７に
おけるコンパレータ部分の説明図であり、同図（ｂ）は
、その測定状態の説明図である。
おけるコンパレータ部分の説明図であり、同図（ｂ）は
、その測定状態の説明図である。
出力レベル判定値として与えられる判定基準電圧ＶＤは
、テスト電圧発生回路２０から供給され、コンパレータ
１６は、この電圧Ｖθを一方の入力として受けて、ＤＵ
Ｔｌ８からの出力電圧を他の入力とし、これらを比較し
て出力波形が比較基準電圧ＶＤを越えているときの結果
信号（パス信号）、それを越えていないときの結果信号
（フェイル信号）を発生し、これを所定のタイミングで
タイミング判定回路であるＥＸＯＲ回路ｌｅａによりサ
ンプリングし、パス信号或いはフェイル信号（ただし、
正論理ではＥＸＯＲ回路ｌｅａの出力は反転した信号と
なる）としてＣＰＵｌ０側へ転送している。
、テスト電圧発生回路２０から供給され、コンパレータ
１６は、この電圧Ｖθを一方の入力として受けて、ＤＵ
Ｔｌ８からの出力電圧を他の入力とし、これらを比較し
て出力波形が比較基準電圧ＶＤを越えているときの結果
信号（パス信号）、それを越えていないときの結果信号
（フェイル信号）を発生し、これを所定のタイミングで
タイミング判定回路であるＥＸＯＲ回路ｌｅａによりサ
ンプリングし、パス信号或いはフェイル信号（ただし、
正論理ではＥＸＯＲ回路ｌｅａの出力は反転した信号と
なる）としてＣＰＵｌ０側へ転送している。
この場合、同図（ｂ）の（イ）に示すように０ＵＴ１８
からの出力波形１に対して、（ロ）に示す判定クロック
パルス（判定ストローブパルス）２をタイミング発生回
路１３で発生して、その最初の判定ストローブパルス２
によりコンパレータ１６の結果信号をＥＸＯＲ回路１８
ａで得る。次に同様な条件で出力波形（イ）をＤＵＴｌ
８から得て、このとき判定ストローブパルス２を遅延さ
せることで一定時間シフトさせておき、このシフトした
次の判定ストローブパルス２により同様な判定結果を採
取し、以下、同様にして判定ストローブパルス２を一定
時間順次シフトさせて、その都度判定結果を採取し、そ
の測定における１項目のテストが終Ｙすると、今度は、
前記比較比較型１１Ｅ Ｖ 、とＤＵＴｌ８の電源電圧
を変えて同様な測定をする。
からの出力波形１に対して、（ロ）に示す判定クロック
パルス（判定ストローブパルス）２をタイミング発生回
路１３で発生して、その最初の判定ストローブパルス２
によりコンパレータ１６の結果信号をＥＸＯＲ回路１８
ａで得る。次に同様な条件で出力波形（イ）をＤＵＴｌ
８から得て、このとき判定ストローブパルス２を遅延さ
せることで一定時間シフトさせておき、このシフトした
次の判定ストローブパルス２により同様な判定結果を採
取し、以下、同様にして判定ストローブパルス２を一定
時間順次シフトさせて、その都度判定結果を採取し、そ
の測定における１項目のテストが終Ｙすると、今度は、
前記比較比較型１１Ｅ Ｖ 、とＤＵＴｌ８の電源電圧
を変えて同様な測定をする。
［解決しようとする課題］
ところで、半導体集積回路は、高集積化されるにつれて
その特性評価も時間がかかり、かつより細かい段階で評
価することが要求されるようになって来ている。そこで
、特性テストのテスト項目が多くなるとともにＤＵＴか
らの出力波形の評価も異なる種々の段階でテストするこ
とが必要になって来ている。
その特性評価も時間がかかり、かつより細かい段階で評
価することが要求されるようになって来ている。そこで
、特性テストのテスト項目が多くなるとともにＤＵＴか
らの出力波形の評価も異なる種々の段階でテストするこ
とが必要になって来ている。
しかし、前記のような判定ストローブパルスでは、出力
波形に対する判定位置（タイミング）を決定する機能し
かないため、ＤＵＴの電源電圧に対するアクセスの依存
性等の評価を行う場合には、各タイミング位置でその都
度比較結果（パス信号或いはフェイル信号）を確認しな
がら行うことになって、その特性評価に時間がかかると
いう問題点がある。
波形に対する判定位置（タイミング）を決定する機能し
かないため、ＤＵＴの電源電圧に対するアクセスの依存
性等の評価を行う場合には、各タイミング位置でその都
度比較結果（パス信号或いはフェイル信号）を確認しな
がら行うことになって、その特性評価に時間がかかると
いう問題点がある。
この発明は、このような従来技術の問題点を解決するも
のであって、特性テストを効率よく行うことができる）
１１導体テスターを提供することを［ｊ的とする。
のであって、特性テストを効率よく行うことができる）
１１導体テスターを提供することを［ｊ的とする。
［課題を解決するための手段］
このような目的を達成するためのこの発明の半導体テス
ターにおける手段は、位相が相違するクロックパルスを
相違する複数の位相に対応してそれぞれ発生するタイミ
ングクロック発生器と、複数の各位相のクロックパルス
をそれぞれ受けてこれらそれぞれを一定時間遅延させる
遅延回路と、被測定デバイスから得られる出力波形を判
定基準レベルと比較して比較結果に対応した出力を発生
するレベル判定回路と、レベル比較回路の出力を抽出す
る各位相対応に設けられた複数の比較結果抽出回路とを
備えていて、遅延回路により各位相のクロックパルスを
一定時間だけ順次遅延させ、遅延させた各位相のクロッ
クパルスを比較結果抽出回路がそれぞれ受け、この遅延
した各位相のクロックパルスに対応したそれぞれのタイ
ミング位置で比較結果抽出回路から得られる複数のデー
タを判定データとして順次得るものである。
ターにおける手段は、位相が相違するクロックパルスを
相違する複数の位相に対応してそれぞれ発生するタイミ
ングクロック発生器と、複数の各位相のクロックパルス
をそれぞれ受けてこれらそれぞれを一定時間遅延させる
遅延回路と、被測定デバイスから得られる出力波形を判
定基準レベルと比較して比較結果に対応した出力を発生
するレベル判定回路と、レベル比較回路の出力を抽出す
る各位相対応に設けられた複数の比較結果抽出回路とを
備えていて、遅延回路により各位相のクロックパルスを
一定時間だけ順次遅延させ、遅延させた各位相のクロッ
クパルスを比較結果抽出回路がそれぞれ受け、この遅延
した各位相のクロックパルスに対応したそれぞれのタイ
ミング位置で比較結果抽出回路から得られる複数のデー
タを判定データとして順次得るものである。
［作用］
このように、複数の異なる位相で判定ストローブパルス
（判定クロックパルス）をタイミング発生器によりそれ
ぞれ発生して、パス信号或いはフェイル信号の情報を所
定のクロックパルスで抽出する回路を、これら判定用ク
ロックパルスに対応して複数設けて多チャンネル化し、
−度のｌ） Ｕ Ｔの出力波形に対して複数のタイミン
グ位置でデータを採取することにより、同時に複数の判
定結果を得ることができる。
（判定クロックパルス）をタイミング発生器によりそれ
ぞれ発生して、パス信号或いはフェイル信号の情報を所
定のクロックパルスで抽出する回路を、これら判定用ク
ロックパルスに対応して複数設けて多チャンネル化し、
−度のｌ） Ｕ Ｔの出力波形に対して複数のタイミン
グ位置でデータを採取することにより、同時に複数の判
定結果を得ることができる。
その結果、測定時間がチャンネル数に対応して短縮され
、かつ１回の測定結果データをパラレルにＣＰＵ側に転
送することができ、半導体テスターの特性測定等におけ
るスループットを向−ヒさせることができる。
、かつ１回の測定結果データをパラレルにＣＰＵ側に転
送することができ、半導体テスターの特性測定等におけ
るスループットを向−ヒさせることができる。
［実施例］
以下、この発明の一実施例について図面を用いて詳細に
説明する。
説明する。
第１図は、この発明の半導体テスターを適用した一実施
例の判定回路部分を中心としたブロック図、第２図は、
その動作を説明するためのタイミングチャートである。
例の判定回路部分を中心としたブロック図、第２図は、
その動作を説明するためのタイミングチャートである。
なお、第３図及び第４図における構成要素と同等のもの
は同一の符号で示す。
は同一の符号で示す。
図において、３，４，５．６は、それぞれ２人力ＥＸＯ
Ｒ回路であって、４チヤンネル構成のタイミング判定回
路となっている。これらは、それぞれコンパレータ１６
の出力を一方の入力端に受ける。
Ｒ回路であって、４チヤンネル構成のタイミング判定回
路となっている。これらは、それぞれコンパレータ１６
の出力を一方の入力端に受ける。
タイミング発生回路７は、第２図の（イ）に示すように
、４つのチャンネルに対応する、一定間隔をおいて位相
の相違するＡＣＬＫ 、 ＢＣＬＫ 、 ＣＣＬＫ、Ｄ
ＣＬにの４つの判定ストローブパルスをそれぞれ発生す
るものであって、第３図のタイミング発生回路１３に対
応している。そして、その内部に前記の各判定ストロー
ブパルスに対応するそれぞれの位相のクロックパルスを
発生するクロックパルス発生回路８と、このクロックパ
ルス発生回路８からの各位相のクロックパルスをそれぞ
れ受ける遅延回路９とを有している。
、４つのチャンネルに対応する、一定間隔をおいて位相
の相違するＡＣＬＫ 、 ＢＣＬＫ 、 ＣＣＬＫ、Ｄ
ＣＬにの４つの判定ストローブパルスをそれぞれ発生す
るものであって、第３図のタイミング発生回路１３に対
応している。そして、その内部に前記の各判定ストロー
ブパルスに対応するそれぞれの位相のクロックパルスを
発生するクロックパルス発生回路８と、このクロックパ
ルス発生回路８からの各位相のクロックパルスをそれぞ
れ受ける遅延回路９とを有している。
このタイミング発生回路７は、ＣＰＵｌ０からの制御信
号に応じて、制御され、そのクロックパルス発生回路８
は、この制御に応じてそのクロックパルスの位相を決定
し、′ｉｉ延回路９は、この制御に応じて遅延時間が選
択され、かつ判定１回ごとに判定ストローブパルスを一
定時間だけ遅延させてシフトさせる。その結果、（イ）
に示すような各位相の判定ストローブパルスが順次シフ
トされて、同図（ロ）に示すような判定ストローブパル
スが発生する。
号に応じて、制御され、そのクロックパルス発生回路８
は、この制御に応じてそのクロックパルスの位相を決定
し、′ｉｉ延回路９は、この制御に応じて遅延時間が選
択され、かつ判定１回ごとに判定ストローブパルスを一
定時間だけ遅延させてシフトさせる。その結果、（イ）
に示すような各位相の判定ストローブパルスが順次シフ
トされて、同図（ロ）に示すような判定ストローブパル
スが発生する。
タイミング発生回路７から発生する各判定ストローブパ
ルスのうちＡ ＣＬＫは、ＥＸＯＲ回路３の他方の入力
側に入力され、ＢＣＬＫは、ＥＸＯＲ回路４の他方の入
力側に入力される。また、ＣＣＬＫは、ＥＸＯＲ回路５
の他方の入力端に入力され、Ｄ ＣＬＫは、ＥＸＯＲ回
路６の他方の入力側に入力される。
ルスのうちＡ ＣＬＫは、ＥＸＯＲ回路３の他方の入力
側に入力され、ＢＣＬＫは、ＥＸＯＲ回路４の他方の入
力側に入力される。また、ＣＣＬＫは、ＥＸＯＲ回路５
の他方の入力端に入力され、Ｄ ＣＬＫは、ＥＸＯＲ回
路６の他方の入力側に入力される。
これら各ＥＸＯＲ回路３，４，５．６の出力は、インタ
フェース１１に送出されて、インタフェース１１を介し
てＣＰＵｌ０に転送される。その結果、同図（ハ）に見
るように、１回のテストにより得られるＩ）ＵＴ１８か
らの出力波形１に対し、同時に、４つのタイミング位置
での判定結果が得られ、これら判定結果は、同時にパラ
レルなデー夕としてＣＰＵｌ０側に転送される。
フェース１１に送出されて、インタフェース１１を介し
てＣＰＵｌ０に転送される。その結果、同図（ハ）に見
るように、１回のテストにより得られるＩ）ＵＴ１８か
らの出力波形１に対し、同時に、４つのタイミング位置
での判定結果が得られ、これら判定結果は、同時にパラ
レルなデー夕としてＣＰＵｌ０側に転送される。
このようにすれば、同図（ニ）に見るように、各判定ス
トローブパルスの位相間隔（タイミング判定時間幅）の
間を均等分割してそれぞれのストローブパルスを遅延回
路９により同時に順次シフトすれば、その４倍の範囲の
測定データを１／４の測定時間で得られる。したがって
、第２図に見るように、ＤＵＴ１８の出力波形の立上が
り特性についての１テストサイクル測定時間がチャンネ
ル数に対応して短縮できる。
トローブパルスの位相間隔（タイミング判定時間幅）の
間を均等分割してそれぞれのストローブパルスを遅延回
路９により同時に順次シフトすれば、その４倍の範囲の
測定データを１／４の測定時間で得られる。したがって
、第２図に見るように、ＤＵＴ１８の出力波形の立上が
り特性についての１テストサイクル測定時間がチャンネ
ル数に対応して短縮できる。
そして、このことは立上がり特性の測定に限らず、出力
波形の立下がり特性についての１テストサイクル、さら
に、第４図（ｂ）に対応する出力波形全体の特性につい
ての１テスト項目についても同様である。
波形の立下がり特性についての１テストサイクル、さら
に、第４図（ｂ）に対応する出力波形全体の特性につい
ての１テスト項目についても同様である。
以−ヒは、説明の都合−ヒ、ＥＸＯＲ回路をパラレルに
４つ配置しているが、実際は、さらに多くのＥＸＯＲ回
路を配置して、タイミング判定時間幅をＣＰＵｌ０から
の指令により立上がり特性とか立下がり特性、さらに出
力波形全体の特性等の測定内容に応じて設定するように
、かつそのときパラレルに使用するＥＸＯＲ回路の数（
チャンネル数）を選択するようにしておけば、種々の形
態でパス／フェイル情報を得ることができる。なお、こ
のとき同時に、タイミング判定時間幅におけるストロー
ブパルスの数も設定できるようにして、前記のシフト時
間を選択できるようにしてもよい。
４つ配置しているが、実際は、さらに多くのＥＸＯＲ回
路を配置して、タイミング判定時間幅をＣＰＵｌ０から
の指令により立上がり特性とか立下がり特性、さらに出
力波形全体の特性等の測定内容に応じて設定するように
、かつそのときパラレルに使用するＥＸＯＲ回路の数（
チャンネル数）を選択するようにしておけば、種々の形
態でパス／フェイル情報を得ることができる。なお、こ
のとき同時に、タイミング判定時間幅におけるストロー
ブパルスの数も設定できるようにして、前記のシフト時
間を選択できるようにしてもよい。
ところで、以ヒのようにして得られたパス／フェイル情
報は、−旦、ＣＰＵｌ０側のメモリに記憶され、１テス
トで同時に得られたパス／フェイル情報がＡＣＬＫ 、
ＢＣＬＫ 、 ＣＣＬＫ 、 ＤＣＬＫの各クロック
パルスの位相に応じたタイミングの測定情報に展開され
て、かつ、比較基準電圧■ｏとの関係でのＸ、Ｙの平面
座標データに変換され、グラフィック処理されて、デイ
スプレィ上に表示される。
報は、−旦、ＣＰＵｌ０側のメモリに記憶され、１テス
トで同時に得られたパス／フェイル情報がＡＣＬＫ 、
ＢＣＬＫ 、 ＣＣＬＫ 、 ＤＣＬＫの各クロック
パルスの位相に応じたタイミングの測定情報に展開され
て、かつ、比較基準電圧■ｏとの関係でのＸ、Ｙの平面
座標データに変換され、グラフィック処理されて、デイ
スプレィ上に表示される。
以」−説明してきたが、実施例では、ＥＸＯＲ回路を使
用しているが、これは、そのほかの論理回路であっても
よく、コンパレータの比較出力を抽出できる回路ならば
どのようなものでもよい。
用しているが、これは、そのほかの論理回路であっても
よく、コンパレータの比較出力を抽出できる回路ならば
どのようなものでもよい。
また、実施例では、直接ＣＰＵ側に測定結果を送ってい
るが、測定結果は、フヱイルビットメモリとか、レジス
タ等に記憶されて、その後、−括してＣＰＵ側に転送さ
れてもよい。
るが、測定結果は、フヱイルビットメモリとか、レジス
タ等に記憶されて、その後、−括してＣＰＵ側に転送さ
れてもよい。
さらに、実施例のＡＣＬＫ 、 ＢＣＬＫ 、 （、Ｃ
Ｌに、ＤＣＬＫの各クロックパルスの発生タイミングを
被測定デバイスの評価グレードに合わせた立上がり位置
に設定して、各立」二かり位置での特性測定を行い、グ
レード評価データを各クロックパルス対応に同時に得る
ように利用することができる。
Ｌに、ＤＣＬＫの各クロックパルスの発生タイミングを
被測定デバイスの評価グレードに合わせた立上がり位置
に設定して、各立」二かり位置での特性測定を行い、グ
レード評価データを各クロックパルス対応に同時に得る
ように利用することができる。
なお、クロックパルスの数は複数あればよく、４つに限
定されるものではない。
定されるものではない。
［発明の効果］
以Ｈの説明から理解できるよに、この発明にあっては、
複数の異なる位相で判定ストローブパルスをタイミング
発生器によりそれぞれ発生して、パス信号或いはフェイ
ル信号の情報を所定のクロックパルスで抽出する回路を
、これら判定用クロックパルスに対応して複数設けて多
チャンネル化し、−度のＤＵＴの出力波形に対して複数
のタイミング位置でデータを採取することにより、同時
に複数の判定結果を得ることができる。
複数の異なる位相で判定ストローブパルスをタイミング
発生器によりそれぞれ発生して、パス信号或いはフェイ
ル信号の情報を所定のクロックパルスで抽出する回路を
、これら判定用クロックパルスに対応して複数設けて多
チャンネル化し、−度のＤＵＴの出力波形に対して複数
のタイミング位置でデータを採取することにより、同時
に複数の判定結果を得ることができる。
その結果、測定時間がチャンネル数に対応して短縮され
、かつ１回の測定結果データをパラレルにＣＰＵ側に転
送することができ、半導体テスターの特性測定等におけ
るスループットを向ヒさせることができる。
、かつ１回の測定結果データをパラレルにＣＰＵ側に転
送することができ、半導体テスターの特性測定等におけ
るスループットを向ヒさせることができる。
第１図は、この発明の半導体テスターを適用して−・実
施例の判定回路部分を中心としたブロック図、第２図は
、その動作を説明するためのタイミングチャート、第３
図は、従来の半導体テスターのパターン発生器部分を中
心とする全体的な構成を示すブロック図、第４図（ａ）
は、そのピンエレクトロニクスにおけるコンパレータ部
分の説明図、第４図（ｂ）は、その測定状態の説明図で
ある。 １・・・ＣＵＴからの出力波形、 ２・・・判定ストローブパルス、 ３．４，５．６．ｔｅａ−・・ＥＸＯＲ回路、７．１３
・・・タイミング発生回路、 ８・・・クロックパルス発生回路、９・・・遅延回路、
１０・・・ＣＰＵ１１１・・・インタフェース、１２・
・・パターン発生器、１４・・・テスト電圧発生回路、
１２・・・パターン発生器、１５・・・ドライバ、１６
・・・コンパレータ。
施例の判定回路部分を中心としたブロック図、第２図は
、その動作を説明するためのタイミングチャート、第３
図は、従来の半導体テスターのパターン発生器部分を中
心とする全体的な構成を示すブロック図、第４図（ａ）
は、そのピンエレクトロニクスにおけるコンパレータ部
分の説明図、第４図（ｂ）は、その測定状態の説明図で
ある。 １・・・ＣＵＴからの出力波形、 ２・・・判定ストローブパルス、 ３．４，５．６．ｔｅａ−・・ＥＸＯＲ回路、７．１３
・・・タイミング発生回路、 ８・・・クロックパルス発生回路、９・・・遅延回路、
１０・・・ＣＰＵ１１１・・・インタフェース、１２・
・・パターン発生器、１４・・・テスト電圧発生回路、
１２・・・パターン発生器、１５・・・ドライバ、１６
・・・コンパレータ。
Claims (2)
- （１）位相が相違するクロックパルスを前記相違する複
数の位相に対応してそれぞれ発生するタイミングクロッ
ク発生器と、前記複数の各位相のクロックパルスをそれ
ぞれ受けてこれらそれぞれを一定時間遅延させる遅延回
路と、被測定デバイスから得られる出力波形を判定基準
レベルと比較して比較結果に対応した出力を発生するレ
ベル判定回路と、前記レベル比較回路の出力を抽出する
前記各位相対応に設けられた複数の比較結果抽出回路と
を備え、前記遅延回路により前記各位相のクロックパル
スを前記一定時間だけ順次遅延させ、遅延させた各位相
のクロックパルスを前記比較結果抽出回路がそれぞれ受
け、この遅延した各位相のクロックパルスに対応したそ
れぞれのタイミング位置で前記比較結果抽出回路から得
られる複数のデータを判定データとして順次得ることを
特徴とする半導体テスター。 - （２）各位相のクロックパルスは相互に等しい間隔とな
るような位相で発生し前記クロックパルスを遅延する一
定時間は、前記等しい位相間隔を均等分割した場合の１
つの時間間隔分に相当し、コンパレータの判定基準レベ
ルが所定のテストサイクル終了に応じて順次増加方向又
は減少方向に設定されることを特徴とする請求項１記載
の半導体テスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017581A JPH01193665A (ja) | 1988-01-28 | 1988-01-28 | 半導体テスター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017581A JPH01193665A (ja) | 1988-01-28 | 1988-01-28 | 半導体テスター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01193665A true JPH01193665A (ja) | 1989-08-03 |
Family
ID=11947873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017581A Pending JPH01193665A (ja) | 1988-01-28 | 1988-01-28 | 半導体テスター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01193665A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005114598A (ja) * | 2003-10-09 | 2005-04-28 | Oki Electric Ind Co Ltd | ストローブタイミングの調整方法及び半導体装置のファンクションテスト装置 |
| US8306227B2 (en) * | 2002-09-26 | 2012-11-06 | Nec Corporation | Data encryption system and method |
-
1988
- 1988-01-28 JP JP63017581A patent/JPH01193665A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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