JPH01194031A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はいわゆる汎用コンピュータ等の、プログラムか
らみて概念的に命令が一つずつ実行される情報処理装置
に関わり、特に処理速度向上のために複数の演算器にて
複数の命令を同時に実行する上で重要となる方式に関す
る。

〔従来の技術〕

概念的に命令が一つずつ実行されるコンピュータの内、
並列演算によって高速化を図った例として、Ｉ　ＢＭ３
６０／９１に関する文献（Ｒ，Ｍ。

Ｔｏｍａｓｕｌｅ　　Ａｎ　　Ｅｆｆｌｃｉｅｎｔ　　
Ａ１ｇｏｒｉｔｈｗ＊　　ｆｏｒＥｘｐｌｏｉｔｉｎｇ
　Ｍｕｌｔｉｐｌｅ　Ａｒｉｔｈｍｅｔｉｃ　ｕｎｉｔ
ｓ”、　ＩＢＭＪｏｕｒｎａｌ、１９６７、　Ｊａｎ）
や日本公開特許昭５８−１７６７５１“命令語解読ユニ
ット”に記載の技術がある。これらのコンピュータでは
、概念的に順序付けられた複数命令が異なる演算器で実
行されるため結果の書き込みが概念的順序と異なる場合
がある。従って割り込みが発生した場合割り込みの原因
となった命令に対し、どの命令まで実行されたかが一般
的には識別回置である。また分岐命令で分岐判定が下る
までの間予側判定に基づく実行を行なう方式を用いる場
合、予測失敗時に予測命令による結果の誤った書き込み
が生じると、その回復処理が必要となる。

〔発明が解決しようとする課題〕

米国ＩＢＭ社の３７０アーキテクチャ−に準拠する情報
処理装置に於いては、上記のような結果の書き込み順序
の逆転はプログラムから観測されてはならない、従って
上記のような複数演算器を有し命令の同時もしくは追い
抜き実行の有り得る情報処理装置では、３７０アーキテ
クチャ−における命令実行順序仕様に準拠するためには
結果の書き込みによって失われる記憶装置のフィールド
上のデータとそのアドレスを個々の命令実行に際して予
め待避しておき、命令実行のオーバランが発生し該命令
の実行を無効化する必要が生じた場合は待避したデータ
を再び元のフィールドに回復するといった処理を行なう
必要がある。この方法は日本特公昭５６−４０３８２　
　ｒ情報処理装置」又は対応するＵＳ特許４　、３８５
　、３６５にて開示されているように従来でも類似の目
的のために使用することがある。しかし、この方法は制
御が複雑であること、データとアドレスの待避レジスタ
が必要でコストが高くなること、データの回復に時間を
要するので、この命令実行の無効化が頻発すると処理装
置全体の性能を返って下げる可能性がある等の問題点が
ある。またさらに、３７０アーキテクチャ−における主
記憶に対して書き込みのオーバランが発生すると、フィ
ールドの回復前に他のプロセッサやチャネルからオーバ
ランして書き込まれたデータを参照される可能性があり
、その場合は上記待避回復による順序保証方式によって
も該アーキテクチャ−による順序規定に準拠することが
できない。

上述のような命令実行のオーバランが発生するのは命令
実行に付随する割り込みが起こる場合や、分岐命令の後
続命令を予測実行していたときに予測が誤っていたこと
が判定された場合等である。

本発明は複数の演算器を有し複数の命令を効率的に実行
できる情報処理装置を提供することを目的とする。

さらに本発明は、複数の命令を並列に実行でき、かつ命
令の実行の中断を簡単に行える情報処理装置を提供する
ことを他の目的とする。

〔課題を解決するための手段〕

上記目的は、本発明に於いては、同時に実行する複数の
命令の間では結果の書き込みの追い抜きが発生しないよ
う制御することで実現する。この為、以下に述べるよう
な命令実行に関する制御手段を用いる。

（１）概念的実行順序の観点から連続している複数の命
令を同時に演算器にセットアツプする命令セットアツプ
手段。ただし、分岐命令の後続命令は分岐の成立側、不
成立側のいずれであっても該分岐命令に連続すると見な
す。

（２）同時にセットアツプする複数の命令のうちの任意
の命令に着目した場合、該命令の演算実行に付随し該命
令もしくはその後続命令を無効化する要因が検出される
可韻性のある最終演算ステージより前に書き込みを実行
する後続命令が同時にセットアツプすることのないよう
、演算器ヘセットアツプする命令の組合せを制限するセ
ットアツプ命令制限手段。

（３）同時にセットアツプした複数命令の実行に当たっ
て、何らかの命令で実行待ち合わせ要因が発生したとき
、書き込みを行なう可能性のある全ての後続命令の実行
を待ち合わせるよう制御する後続命令実行待ち合わせ手
段。

（４）同時にセットアツプした複数の命令のうちのいず
れかの命令の演算実行に付随して該命令もしくはその後
続命令を無効化する要因が検出された場合、該命令及び
同時に実行している全ての後続命令の内、無効化すべき
全ての命令実行をそれらの書き込みステージまでに抑止
する後続命令実行抑止手段。

〔作用〕

上記（１）〜（４）で述べた手段を設けることにより、
同時に演算実行されている複数命令の何れに於いても自
命令もしくは後続命令を無効化する要因がない場合はこ
れ等は同時に実行が終了するので処理時間は大幅に短縮
される。もし、いずれかで無効化要因が検出されたとき
には書き込みのオーバランがおきないので、上で述べた
ような回復動作無しに引き続き正しい命令もしくは割り
込み処理等を直ちに開始することができる。

〔実施例〕

以下本発明に好適な実施例を図面を用いて説明する。以
下の実施例では日立製作所のＭシリーズアーキテクチャ
に基づく計算機を例に取り説明を行なう。

上記アーキテクチャにおける命令フォーマットの例を第
９図に示す、（１）はロード命令、ストア命令、四則演
算命令等に用いられる命令形式の例である。ＯＰは命令
コードであり、命令の種類を示す、Ｒ１は第１オペラン
ドを格納する汎用レジスタの番号を示す、Ｒ２，Ｂ２は
第２オペランドのアドレスを生成するために用いるイン
デックスレジスタ、及びペースレジスタの番号を示す、
インデックスレジスタ、及びペースレジスタは汎用レジ
スタを指定する。Ｄ２はアドレスを生成するために用い
るアドレス変位である。オペランドアドレスはインデッ
クスレジスタ、ペースレジスタ、およびアドレス変位を
加算して生成される。加算命令は第２オペランドアドレ
ス上の主記憶データを読みだし、Ｒ１で指定される汎用
レジスタ上の第１オペランドと加算し、結果を再び汎用
レジスタＲ１上に格納する。（２）は条件分岐命令に用
いられる命令形式の例である。ＯＰは命令コードであり
、命令の種類を示す、Ｍｌは分岐成立となる条件コード
の値を指定するマスク値である。ｘ２゜Ｂ２．Ｄ２は（
１）と同様に第２オペランドアドレスを指定する１分岐
成立の場合第２オペランドアドレス上の命令から実行を
継続する。

第１図は本発明による計算機の全体構成を示す。

１は記憶装置、２は命令制御ユニット、３は演算ユニッ
ト、４．５．６はｎ個の演算器Ｅｌ、Ｅ２゜、、、、、
Ｅｎ、７は演算制御ユニット、８は入力交換回路、９は
出力交換回路、そして１０は入出力装置である。

記憶装置１はプログラムやデータを保持し、さらにこれ
等の読みだし、書き込みの制御を行い従来技術により構
成する。また入出力装置１０は記憶装置１に対し外部デ
ータの書き込みと、外部へのデータ読みだしを要求する
が、これも従来技術にて構成する。命令制御ユニット２
は、複数の命令を記憶装置１から読みだし、同時に最大
ｐ個の命令の解読を行ない、これらの命令に必要なオペ
ランドの読みだしを同時に行なう、このため命令制御ユ
ニット２から命令読みだしアドレスＭＡＩが記憶装置ｔ
１に送出され、命令列ＭＤＩが記憶装置ｌｌから命令制
御ユニット２に送出される。また最大ｐ個のオペランド
アドレスＭＡｉ（ｉ−１〜ｐ）が同時に２から１に送出
され、読みだされた９個のオペランドデータＭＤＯｉ（
ｉ＝１〜ｐ）が１から２に送出される＊ＭＡｉ（ｉ＝１
〜ｐ）の送出とともに、後述の命令キュー（２１１（第
２図））の９個の入力ポインタＱＩＰｉ　　（ｉ＝１〜
ｐ）が命令制御ユニット２から記憶装置１に送出され、
さらにオペランドデータＭＤＯｉ（ｉ＝１〜ｐ）の送出
に伴って、データの送出を示すアドバンス信号ＡＤＶｉ
（ｉ＝１〜ｐ）及び各データの一時格納場所である後述
のオペランドバッファ（２１６（第２図））の番号０Ｂ
ＮＯｉ　（ｉ＝１〜ｐ）が記憶袋ｗ１から命令制御ユニ
ット２に送出される０本実施例では０ＢＮＯｉ　（ｉ＝
１〜ｐ）としては順に入力ポインタＱＩＰｉ　　（ｉ＝
１〜Ｐ）と同じ値を返す、これは後述するように本実施
例では命令キュー２１１（第２図）とオペランドバッフ
ァ２１６（第２図）を１対１に対応させ、同一の入出カ
ポインタにより制御するからである。

命令制御ユニット２は解読の完了した命令の中から実行
順に連続した最大ｍ個を選択し、これ等及びこれ等の付
随情報を演算ユニット３に同時にセットアツプする。こ
のため、各情報のセットアツプを行なうための信号線群
をｍ命令分としてｍ組設ける。これらをセットアツプボ
ートｉ　（ｉ＝１〜ｍ）と呼ぶ、入力交換回路８にセッ
トアツプする情報には、セットアツプボートｉ　（ｉ＝
１〜ｍ）に対応して、命令ｌＮ５Ｔｉ（ｉ＝１〜ｍ）。

レジスタオペランドＲＤｉ　　（ｉ＝１〜ｍ）、メモリ
オペランドＭＤｉ（ｉ＝１〜ｍ）、オペランドアドレス
ＭＡｉ（ｉ＝１〜ｍ）、そして書き込みレジスタ番号Ｒ
ＷＡｉ（ｉ＝１〜ｍ）がある、また演算制御ユニット７
にセットアツプする情報には、セットアツプボートｉ　
（ｉ＝１〜ｍ）によりセットアツプする命令のうち有効
なものを示す有効命令信号Ｉ　ＲＤ　Ｙ　ｉ　（ｉ　＝
　１〜ｍＬ各命令の演算を実行させる演算器番号ＥＮＯ
ｉ（ｉ＝１〜ｍ）。

条件分岐命令であることを示す解読情報ＢＣｉ（ｉ＝１
〜ｍ）２条件分岐命令のＭ１フィールド（マスク）　Ｂ
　ＣＭ　ｉ　　（ｉ　＝　１〜ｍ　）　、そしてメモリ
オペランドの読みたしが遅れていることを示すオペラン
ド待ち信号Ａ　Ｄ　Ｖ　Ｗ　ｉ　（ｉ　＝　１〜ｍ）が
ある、命令制御ユニット２は上記命令セットアツプ制御
を行なうため、演算制御ユニット７からセットアツプボ
ート１（ｉ＝１〜ｍ）毎にそのセットアツプ完了を示す
信号０ＢＴｉ　（ｉ＝１〜ｍ）、同時にセットアツプさ
れた命令の個々の演算開始時刻のうち最後の時刻を示す
最終開始時刻信号ＬＢＯＰ、そして同時にセットアツプ
サれた命令の個数を示す信号ＬＩＮＯを受は取る。さら
に命令制御ユニット２は演算制御ユニット７から条件分
岐命令の分岐成立信号ＴＫＮと、割り込みの発生を示す
信号ＩＮＴを受は取る。

命令制御ユニット２は出力交換回路９からセットアツプ
ポートｉ　（ｉ＝１〜ｍ）に対応した演算結果ＥＤｉ　
（ｉ＝１〜ｍ）とそのレジスタ書き込み指令ＲＷＣｉ（
ｉ＝１〜ｍ）、書き込みレジスタ番号ＲＷＡ　ｉ　　（
ｉ　＝　１〜ｍ）を受は取り、これに従い汎用レジスタ
群２００にこれらの結果の書き込みを行なう。

演算器４，５．６はそれぞれ特定の種類の命令グループ
のみ実行可能なものあるいは全てを実行可能とするもの
のいずれかで構成するものとする。

各演算器には演算に必要な入力データと演算実行制御情
報が入力交換回路８から送出される。演算器Ｅｉ　（ｉ
＝１〜ｎ）への入力データとしては、命令コードｌＮ５
ＴＥｉ、レジスタオペランドＲＤＥ　ｉ　、メモリオペ
ランドＭＤＥｉ、オペランドアドレスＭＡＥｉ、Ｗき込
みレジスタ番号ＲＷＡＥｉがあり、演算実行制御情報と
しては、セットアツプ完了信号０ＢＴＥｉ、演算実行許
可信号ＥＸＥｉ及び演算実行の取り消し信号ＲＥＳＥＸ
がある。各演算器Ｅｉからは演算の出力データ及び演算
制御情報が出力交換回路９に送出される。

演算器Ｅｉからの出力としては、演算結果ＥＤＥｉ　。

結果のレジスタ書き込み指令ＲＷＣＥｉ、書き込みレジ
スタ番号ＲＷＡＥｉ、結果のメモリ書き込み指令５ＴＣ
Ｅｉ、書き込みメモリアドレス５ＴＡＥｉ　。

条件コードの変更を示す信号ＣＣ３Ｅｉ、そして条件コ
ードＣＣＥｉがあり、また演算制御情報としては演算の
終了を示す信号ＥＯＰＥｉ、完了型割り完了条割の発生
を示す信号ＩＮＴＣＥｉ、そして抑止型割り込み条件の
発生を示す信号ＩＮＴＳＥｉがある。

全ての演算器Ｅｉ　（ｉ＝１〜ｎ）には、演算制御ユニ
ット７から演算実行取り消し信号ＲＥＳを入力する。取
消信号はＲＥＳは割り込み条件が発生したときもしくは
条件分岐命令で分岐予測が失敗したときに′１′となり
、このとき、各演算器Ｅｉ　（ｉ＝１〜ｎ）は後続命令
の演算実行を取り消す、特にレジスタ書き込み指令ＲＷ
ＣＥｉ（ｉ＝１〜ｎ）、及びメモリ書き込み指令ＭＷＣ
Ｅｉ（ｉ＝１〜ｎ）を抑止し、取り消すべき命令による
結果の書き込みが生じないようにする。またこの時全て
の演算器Ｅｉ　（ｉ＝１〜ｎ）は演算終了信号ＥＯＰＥ
ｉ　（ｉ＝１〜ｎ）を１１′とする。

演算器Ｅｉはセットアツプ完了信号ＯＢ　Ｔ　Ｅ　ｉに
同期して入力データを取り込む、以後命令やオペランド
の条件等により工ないし複数サイクルをかけて演算実行
を行なうが、各サイクルの実行は信号ＥＸＥｉが′１′
のときのみ許可される。信号ＥＸＥｉが′０′のときは
演算実行は待ち状態になる。信号ＥＸＥｉが′Ｏ′とな
るのは例えば必要なメモリオペランドが到着していない
ときである。また、ＲＥＳＥｉ信号が′１′となった場
合、演算器Ｅｉは直ちに演算実行を取り消す、この時レ
ジスタ書き込み指令ＲＷＣＥｉ、及びメモリ書き込み指
令ＭＷＣＥｉを抑止し、取り消すべき命令による結果の
書き込みが生じないようにし、また演算終了信号ＥＯＰ
Ｅｉを１とする６個々の演算器の実行制御は複雑な命令
の演算を行なうものはよく知られたマイクロプログラム
制御によって、また簡単な命令の演算を行なうものは通
常の論理回路による制御等で行なえばよい。

第１１図は第１番目の演算器Ｅｉの構成例を示す、１１
０１．１１０２は演算数を保持するワークレジスタであ
る。１１０１には入力交換回路よりレジスタオペランド
ＲＤＥｉを、１１０２には入力交換回路よりメモリオペ
ランドＭＤＥｉを、さらに両者に命令セットアツプ完了
信号０ＢＴＥ　ｉ信号を入力する。ワークレジスタ１１
０１，１１０２は信号０ＢＴＥｉが“１′となったとき
、それぞれ信ＲＤＥｉ、ＭＤＥｉを取り込む、１１０３
は入力交換回路から０ＢＴＥｉ信号を受は取り、これが
′１′の時オペランドアドレスＭＡＥｉ、書き込みレジ
スタアドレスＲＷＡＥｉを取り込む。

１１０４は加減算器、シフタ、論理演算器等からなるＡ
ＬＵである。ＡＬＵＩ　１０４にはワークレジスタ１１
０１，１１０２から演算数を、ＡＬＵ制御回路１１０７
からＡＬＵ制御信号を入力し、各命令の演算を行なう、
ワークレジスタ１１０１゜１１０２にはＡＬＵの出力デ
ータパスを接続し、複数サイクルに及ぶ演算を可能とす
る。このためＡＬＵ制御回路１１０７からはワークレジ
スタ１１０１．１１０２へのデータ取り込み制御信号を
入力する。ＡＬＵ制御回路１１０７には０ＢＴＥｉ　。

Ｉ　Ｎ５ＴＥ　ｉ　、　１ＥＸＥｉ信号を入力する。Ａ
ＬＵ制御回路１１０７はマイクロプログラムとその実行
制御回路からなる従来技術で構成し、○ＢＴＥｉ信号が
６１′となったとき、Ｉ　Ｎ　Ｓ　Ｔ　Ｅ　ｉ信号を取
り込み、この命令に対応したマイクロプログラムの最初
のマイクロ命令を読み出す、演算ステージが１サイクル
で終了する命令の場合、この最初のマイクロ命令に演算
終了を、また複数サイクルを要する場合は最後の演算ス
テージを制御するマイクロ命令に演算終了を指定し、こ
れをＥＯＰＥｉ信号として出力する。マイクロ命令は各
演算サイクル毎のＡＬＵ制御を指定するが、指定に従っ
て実際に実行するのはＥＸＥｉ信号が１１′となったと
きである。１１０８は条件コード生成回路であり、ＡＬ
Ｕから演算結果、ＡＬＵ制御回路１１０７から条件コー
ド生成情報を入力し、演算ステージより１サイクル後に
条件コードＣＣＥｉを生成する。

１１０９は割り込み条件検出回路でありＡＬＵからの演
算結果とＡＬＵ制御回路１１０７からの割り込み検出制
御情報を入力し演算ステージより１サイクル後に割り込
み条件発生信号Ｉ　Ｎ　Ｔ　ＣＥ　ｉ　。

ＩＮＴＳＥｉを生成する。１１１０は書き込み制御回路
であり、ＡＬＵ制御回路１１０７から結果書き込み制御
情報を入力し演算ステージより１サイクル後に５ＴＣＥ
ｉ、ＲＷＣＥｉ、ＣＣ３Ｅｉ信号を生成する。また制御
回路１１１ｏには入力交換回路８から信号ＲＥＳＥｉ、
演算制御ユニット７から信号ＲＥＳを入力し、これらの
うち何れが１１′であっても、５ＴＣＥｉ、ＲＷＣＥｉ
。

ＣＣ３Ｅｉの各信号を直ちに′０′に抑止する。

信号ＲＥＳ、及びＲＥＳｉはさらにＡＬＵ制御回路１１
０７にも入力し、これ等のうち何れが５１′となっても
１１０７によるＡＬＵ制御をキャンセルする。１１０５
．１１０６は演算結果、書き込みメモリアドレス、書き
込みレジスタ番号を保持するパイプラインレジスタであ
り、演算ステージより１サイクル後にＥ　Ｄ　Ｅ　ｉ　
、　５ＴＡＥｉ、　ＲＶＡＥｉを出力する。Ｅｌ−ｎの
何れの演算器に於いてもＡＬＵ制御回路１１０７．書込
み制御回路１１１０に相当する回路を有し、ＲＥＳ、Ｔ
ＥＳｉ信号に対する動作は同様である。

演算制御ユニット７は上記複数の演算器による命令の並
列実行を制御する。すなわち７は、演算終了信号ＥＯＰ
ｉ（ｉ＝１〜ｍ）を監視し、現在演算実行中の全ての命
令が終了した時に、有効命令信号Ｉ　ＲＤＹ　ｉ　（ｉ
　＝　１〜ｍ）で示される最大ｍ個の後続命令に対しセ
ットアツプ完了信号０ＢＴｉ（ｉ＝１〜ｍ）を発行し、
これを命令制御ユニット２と入力交換回路８に送出する
。またこのとき命令制御ユニット２から送出される演算
器番号ＥＮＯｉ　（ｉ＝１〜ｍ）を取り込み、セットア
ツプした命令の演算実行中これを保持し、入力交換回路
８及び出力交換回路９に送出する。

演算制御ユニット７はオペランド待ち信号ＡＤＶＷｉ　
（ｉ＝１〜ｍ）を監視し、メモリオペランドの到着して
いない命令がある場合その到着まで、ＥＸｉ　（ｉ＝１
〜ｍ）信号のうち該命令及びその後続命令の演算実行許
可信号を′Ｏ′とする。この制御により、本発明におい
ては該命令の後続命令の演算実行が先に始まることを防
止する。

演算制御ユニット７は条件分岐命令の分岐判定を行ない
、分岐成立信号ＴＫＮを命令制御ユニット２に送出する
。このため出力交換回路９から条件コード変更信号ＣＣ
８ｉ　　（ｉ＝１〜ｍ）、条件コードＣＣｉ　　（ｉ＝
ｌ〜ｍ）を受は取る０本実施例では条件分岐命令が解読
された時点では、従来の計算機でよく行なわれるように
該分岐命令は不成立となるものと予測し、ひき続く命令
を解読していく、従って分岐成立信号ＴＫＮが１１′と
なったことは、予測が失敗したことを意味するので、直
ちに現在命令制御ユニット２にて解読中の命令を取り消
し、次にターゲットストリーム上の命令解読を始める。

また現在演算実行中の命令のうち該分岐命令の後続命令
に対し演算実行の取り消しを示す信号ＲＥＳｉ（ｉ＝ｌ
〜ｍ）を入力交換回路８に送出する。

演算制御ユニット７は出力交換回路９から演算実行中の
命令についての割り込み条件発生信号ＩＮＴＣｉ　（ｉ
＝１〜ｍ）及びＩ　ＮＴＳ　ｉ　（ｉ　＝１〜ｍ）を受
取り、完了型割り込み条件が発生した場合、割り込み条
件の発生した命令の後続命令の演算実行を取り消し、抑
止型割り込み条件が発生した場合、割り込み条件の発生
した命令とその後続命令の演算実行を取り消すよう取消
信号ＲＥＳｉ　（ｉ＝１〜ｍ）信号を発行する。さらに
直後にセットアツプした後続命令グループの演算実行を
取り消すため、取消指示信号ＲＥＳを全ての演算器に対
し送出する。また同時に命令制御ユニット２に対し割込
み信号ＩＮＴを送出する。

入力交換回路８はセットアツプポート１（ｉ＝１〜ｍ）
を介してセットアツプするｍ個の命令に対し、上記のセ
ットアツプデータをそれぞれの命令を演算実行する演算
器に振り分けて送出する。

このために演算制御ユニット７からセットアツプポート
対応に演算器番号ＥＮＯｉ（ｉ＝１〜ｍ）を受は取る。

出力交換回路９には演算器Ｅｉ　　（ｉ＝１〜ｎ）から
上記出力データや演算制御情報を入力しセットアツプポ
ートｉ　（ｉ＝１〜ｍ）の順に並べかえて出力する。こ
のために演算制御ユニット７がら演算器番号ＥＮＯｉ（
ｉ＝１〜ｍ）を受は取る。

出力情報は上記のように各ユニットに送出するが、さら
に、演算結果のうち記憶袋ｆｆｔｌに書き込むものに対
し、そのデータＥＤｉ　（ｉ＝１〜ｍ）、アドレス５Ｔ
Ａｉ（ｉ＝１〜ｍ）、及びメモリ書き込み指令５ＴＣｉ
（ｉ＝１〜ｍ）を記憶装置１に送出する。記憶装置ｌｌ
はこれらを受は取りメモリに書き込みをおこなう。

第２図は命令制御ユニット２の詳細構成を示す。

２０１は命令読み出し回路であり、先読み命令バッファ
２０２の空き状態を監視し、空きがあるときは命令読み
出しアドレスＭＡＩを記憶装置１に送出し、読みだされ
た命令データＭＤＩを命令バッファ２０２にセットとす
る。−回の命令読み出しで通常は連続する数命令を得る
。従って、先読み命令バッファ２０２は少なくとも一回
の読み出しで得られる命令の分だけの大きさを有する様
構成する。命令バッファとして分岐命令のターゲット命
令列を格納するためにもう一つの命令バッファ２０３が
設けら九ている０分岐命令で分岐成立が判定されないう
ちはセレクタ２０４は２０２を選択し命令読みだし回路
２０１に送出する１分岐命令で分岐成立が判定されると
分岐成功信号ＴＫＮを演算制御ユニットからセレクタ２
０４に送出し、これに応答して以後セレクタ２０４は命
令バッファ２０３を選択しこれを命令読出し回路２０１
に送出する０以上の命令読みだし制御は通常の汎用計算
機では最も典型的なものであり、容易に従来技術によっ
て構成することができる。

２０５〜２０６はｐ個の命令レジスタである。

命令読み出し回路２０１は、セレクタ２０４で選択した
命令バッファ２０２，２０３上の命令列から、連続した
ｐ個の命令を切り出し命令レジスタ２０５から２０６に
順にセットする。このための命令読みだし回路２０１の
構成は日本公開特許昭５８−１７６７５１“命令語解読
ユニット”に開示されているのと同様である。２０７〜
２０８はｐ個の命令解読器でありそれぞれ命令レジスタ
２０５〜２０６に対応して命令を解読し解読情報を出力
する。解読情報としてデコーダＤＥＣｉ（ｉ＝１〜ｐ）
より順に、命令のインデックスレジスタ指定部ＸＡｉ　
（ｉ＝１〜ｐ）ｙベースレジスタ指定部ＢＡｉ　　（ｉ
＝１〜ｐ）を汎用レジスタ群２０９に、アドレス変位部
ＤＳＰｉ　（ｉ＝１〜ｐ）をｐ個のアドレス加算器２１
４〜２１５に、メモリオペランドを用いる命令であるこ
とを示す情報ＵＯＢｉ（ｉ＝１〜ｐ）をオペランド待ち
制御回路２１０に送出する。さらに解読情報として、命
令コードｌＮ５ＴＤｉ　　（ｉ＝１〜ｐ）ｔ　レジスタ
オペランド番号ＲＡｉ　（ｉ＝１〜ｐ）、演算結果を格
納するための書き込みレジスタ番号ＷＡｉ（ｉ＝１〜ｐ
）、命令の演算サイクル数Ｅ　Ｌ　ｉ　（ｉ　＝　１〜
ｐ）、その命令の演算が各演算器Ｅｉ（ｉ＝１−ｎ）に
おいて実行可能である事を示す情報ＥＩＳＤｉ　（ｉ＝
１〜ｐ）、Ｅ２ＳＤｉ（ｉ＝１〜Ｐ）＊−−−＋ＥｎＳ
Ｄｉ　（ｉ＝１〜Ｐ）ｅ条件分岐命令であることを示す
情報ＢＣＤｉ　（ｉ＝ｌ〜ｐ）２条件分岐命令のマスク
値ＢＣＭＤｉ　（ｉ＝１〜ｐ）のそれぞれを、命令キュ
ー２１１に送出する。命令の解読が完了したことを示す
信号ＤＳｉ（ｉ−１〜ｐ）をデコーダＤＥＣｉ　（ｉ−
１〜ｐ）から命令キュー制御回路２１２．命令セットア
ツプ制御回路２１３．命令キュー２１１．オペランド待
ち制御回路２１０にそれぞれ送出する。

汎用レジスタ群２０９は命令で指定される１６本の４バ
イトのレジスタからなる。デコーダ２０７〜２０８から
インデックスレジスタ指定部ＸＡｉ（ｉ＝１〜ｐ）ｔベ
ースレジスタ指定部Ｂ　Ａ　１（ｉ＝１〜ｐ）を入力し
、指定された番号のレジスタを読みだし、インデックス
レジスタデータＸＤｉ　　（ｉ＝１〜Ｐ）及びペースレ
ジスタデータＢＤｉ　　（ｉ＝１〜ｐ）として順にアド
レス加算器ＡＡｉ　　（ｉ＝１〜Ｐ）に送出する。汎用
レジスタ群２０９には命令待ちキュー２１１からｍ個の
セットアツプポート対応のレジスタオペランド番号ＲＲ
Ａｉ　　（ｉ＝１〜ｍ）を入力し、これらに指定された
レジスタを読みだし、レジスタオペランドデータＲＤ　
ｉ　（ｉ　＝　１〜ｍ）として入力交換回路８に送出す
る。さらに汎用レジスタ群２０９には出力交換回路９よ
りｍ個のセットアツプボート対応の演算結果ＥＤｉ（ｉ
＝１〜ｍ）、書き込みレジスタ番号ＲＷＡ　ｉ　（ｉ　
＝　１〜ｍ）及びレジスタ書き込み指令ＲＷＣｉ（ｉ＝
１〜ｍ）を入力し、指定されたレジスタにこれらを書き
込む、汎用レジスタ群２０９は上記のように、同時に複
数の読みだし、書き込みを行なうが、これは従来により
容易に構成可能である。

アドレス加算器ＡＡｉ（ｉ＝１〜ｐ）には、それぞれ、
インデックスレジスタデータＸＤｉ　（ｉ＝ＩＮｐ）ｅ
ベースレジスタデータＢＤｉ　　（ｉ＝１〜ｐ）ｔアド
レス変位ＤＳＰｉ　（ｉ＝１〜ｐ）を入力し、これ等の
加算結果をオペランドアドレスＭＡｉ（ｉ＝１〜ｐ）と
して記憶装置１と命令キュー２１１に送出する。オペラ
ンドアドレスＭＡｉ（ｉ＝１〜ｐ）は、該命令が分岐命
令でなければ、メモリオペランドのアドレスであり、記
憶袋Ｗ１から読み出したデータはデータ信号ＭＤＯｉ（
ｉ＝１〜ｐ）によってオペランドバッファ２１６に送出
する。一方、該命令が分岐命令であった場合はメモリオ
ペランドアドレスＭ　Ａ　ｉ　（ｉ　＝　１〜ｐ）のう
ち対応するものはターゲット命令アドレスであり、記憶
袋Ｗ１１から読み出したデータはデータ信号ＭＤＩによ
って命令バッファ２０２もしくは２０３に送出する。

命令キュー２１１は上記命令解読情報を保持するに命令
骨のキューレジスタとその入出力回路からなる。にの値
は少なくとも上記ｐ、ｍの何れよりも下回らないように
する。命令キュー２１１には、デコーダＤＥｄｉ（ｉ＝
１〜ｐ）から２個の連続した命令の解読情報を入力しこ
れらを同時にキューイングする。この時実際にキューイ
ングする命令は対応するデコード完了信号ＤＳｉ　（ｉ
＝１〜ｐ）信号の３１′となっているものであり、この
とき、入力ポインタＱＩＰｉ（ｉ＝１〜ｐ）で示される
キューレジスタにそれぞれセットする。

入力ポインタＱＩＰｉ　（ｉ＝１〜Ｐ）の値は、命令待
ち行列内の最新の命令のキューレジスタの次から連続す
る２個のキューレジスタを順に示すようにする。なおに
番目のキューレジスタの次は１番目のキューレジスタが
連続するものとする。命令キュー２１１からは、キュー
内の最も古い命令から最大ｍ個の連続した命令の解読情
報を同時に取り出す、このため、ｍ個の出力ポインタＱ
ＯＰｉ　（ｉ＝１〜Ｐ）の値は、待ち行列内の最も古い
命令から連続するｍ個のキューレジスタを順に示すよう
にする。出力ポインタＱＯＰｉ（ｉ＝１〜ｍ）で選ばれ
たｍ命令分の出力が上記ｍ個のセットアツプボートの実
体である。このとき実際に取り出したと見なすのは、命
令セットアツプ制御回路２１３から出力する上記有効命
令信号Ｉ　ＲＤＹ　１（ｉ＝１〜ｍ）が１１″となって
いるものである。

命令待ち行列の出力として、命令コードＴＮＳＴ　１（
ｉ＝ｌ〜ｍ）ｐオペランドアドレスＭＡｉ（ｉ＝１〜ｍ
）、書き込みレジスタ番号ＲＷＡｉ（ｉ＝１〜ｍ）を入
力交換回路８へ、レジスタオペランド番号ＲＲＡｉ　　
（ｉ＝１〜ｍ）を汎用レジスタ２０９へ、条件分岐命令
表示ＢＣｉ（ｉ＝１〜ｐ）。

条件分岐命令のマスク値ＢＣＭｉ（ｉ＝１〜ｐ）を演算
制御ユニット７へ、そして演算サイクル数Ｅ　Ｌ　ｉ　
（ｉ　＝　１〜ｍ　）　、演算器Ｅｉ（ｉ＝１〜ｎ）で
の実行可能性表示情報ＥＩＳｉ　（ｉ＝１〜ｍ）。

Ｅ２Ｓｉ　（ｉ＝１〜ｍ）ｔ　、、、、ＥｎＳｉ　（ｉ
＝１〜ｍ）を命令セットアツプ制御回路２１３へそれぞ
れ送出する。

オペランドバッファ２１６は、記憶装置１から送出され
るオペランドデータＭＤＯｉ（ｉ＝１〜ｐ）を保持する
に個のバッファレジスタ（図示せず）とその入出力回路
からなる。２１６は記憶装置１からアドバンス信号ＡＤ
Ｖｉ（ｉ＝１〜ｐ）を受は取ると、付随して送出される
オペランド番号０ＢＮＯｉ　（ｉ＝１〜ｐ）で示される
バッファレジスタにオペランドデータＭＤＯｉ（ｉ＝１
〜ｐ）を格納する。２１６は同時に最大２個のデータを
格納する０本実施例ではに個のバッファレジスタは上記
命令キューのに個のキューレジスタに対応している。す
なわちメモリオペランドを必要とする命令に関して、解
読情報を格納するキューレジスタとメモリオペランドを
格納するバッファレジスタとは同一番号のものを用いる
。

オペランドバッファ２１６は、セットアツプボート対応
に最大ｍ個の命令のオペランドデータＭＤｉ（ｉ＝１〜
ｍ）を同時に読みだし入力交換回路８に送出する。この
ため、オペランドバッファ２１６には命令キュー制御回
路２１２から命令キュー出カポインタＱＯＰｉ　（ｉ＝
１〜ｐ）を入力する。

命令キュー制御回路２１２は命令キュー２１１のｐ個の
入力ポインタＱＩＰｉ（ｉ＝１〜ｐ）及びｍ個の出力ポ
インタＱＯＰｉ（ｉ＝１〜ｍ）を生成する。この制御回
路２１２はＱＩＰｉ　（ｉ＝１〜ｐ）を命令セットアツ
プ制御回路２１３．命令キュー２１１．オペランドキュ
ー制御回路２１０、そして、記憶装置１へ送出する。制
御回路２１２は出力ポインタＱＯＰｉ　（ｉ−１〜ｍ）
を命令セットアツプ制御回路２１３．命令キュー２１１
゜オペランドキュー制御回路２１０、そしてオペランド
バッファ２１６に送出する。また、制御回路２１２には
デコーダＤＥＣｉ（ｉ＝１〜ｐ）からデコード完了信号
ＤＳｉ（ｉ＝１〜ｐ）を、演算制御ユニット７から最終
開始時刻信号ＬＢＯＰ。

命令個数信号Ｌ　Ｉ　Ｎｏ、分岐成功信号ＴＫＮ、そし
て割込み信号ＩＮＴを入力する。命令キュー制御回路２
１２のより詳細な構成を第８図にしめす。

８０１はＱＩＰＩの値を保持するレジスタである。

８０２〜８０３は定数値のインクリメンタであり、レジ
スタ８０１の値を入力し、これに、順に１゜−−−ｅＰ
　　１を加算（ただしｐを法とする）して得られる値を
入力ポインタＱＩＰ２−ｐとして出力する。８０４は入
力ポインタ更新回路であり、ｐ個のデコード完了信号Ｄ
Ｓｉ　（ｉ＝１〜ｐ）と入力ポインタＱＩＰＩを入力し
、分岐成功信号ＤＳｉ　（ｉ＝１〜ｐ）のなかで１′と
なっている信号の数と入力ポインタＱＩＰＩの値をｐを
法として加算し、結果をレジスタ８０１にセットする０
例えば同時に解読が完了した命令が２個であった場合、
信号ＤＳＬ、ＤＳ２が１′でありＤＳｊ　　（ｊ＝３〜
ｐ）は０′である。このときこの２つの命令は入力ポイ
ンタＱＩＰＩ、ＱＩＰ２で示されるキューレジスタ（図
示せず）にその解読情報が格納される。そして、レジス
タ８０１の内容は２増加される。レジスタ８０１の初期
値は０とする。すなわち最初の命令の処理に当たって予
め値Ｏを設定しておく、８０５はＯＲゲートであり、演
算制御ユニット７からの分岐成立信号ＴＫＮ、及び割り
込み検出信号ＩＮＴを入力しこれらの論理和を出力し、
これを入力ポインタ更新回路８０４及び出力ポインタ更
新回路８０６に送出する。出力ポインタ更新回路８０４
はＯＲゲート８０５の出力値が１１′となったとき、レ
ジスタ８０１を０に設定する。これは、条件分岐命令が
分岐成立となったときは予測失敗を意味するので、命令
待ち行列内の後続命令を全て無効化し、改めてターゲッ
ト命令の解読から処理をやり直す必要があるからである
。

８０７はＱＯＰＩの値を保持するためのレジスタである
。８０８〜８０９はｍ−１個のインクリメンタであり、
レジスタ８０７は値を入力し、順にｍを法として１．、
、、、ｍ−１インクリメントした値を出力ポインタ信号
ＱＯＰｊ　　（ｊ＝２〜ｍ）として出力する。出力ポイ
ンタ更新回路８０６にはレジスタ８０７の値と演算制御
ユニット７からの最終開始時刻信号ＬＢＯＰ、命令数Ｌ
ＩＮＯを入力し、信号ＬＢＯＰが′１′となったとき信
号ＬＩＮＯの値とレジスタ８０７の値をｍを法として加
算して得られる値をレジスタ８０７に設定する。レジス
タ８０７の初期値はレジスタ８０１に合わせ、０とする
。ＯＲゲート８０５の出力値が１１′となったときはレ
ジスタ８０７をＯに設定する。その理由は上記入力ポイ
ンタの場合と同じである。

第２図の命令セットアツプ制御回路２１３は、命令キュ
ー２１１内の解読済み命令の中から、セットアツプ可能
な最大ｍ個の命令を選び、これを有効命令信号ＩＲＤＹ
ｉ　（ｉ＝１〜ｍ）によって表示する。すなわち制御回
路２１３は、命令キュー２１１から上記各論理回路に同
時に送出するｍ命令分のセットアツプポート１（ｉ＝１
〜ｍ）のうち、どれが有効な命令の解読情報を載せてい
るかを有効信号ＩＲＤＹｉ　（ｉ＝１〜ｍ）によって表
示する。信号Ｉ　ＲＤＹ　ｉ　（ｉ　＝　１〜ｍ）の中
で′１′となっている信号に対応した命令が有効であり
、次のセットアツプの対象である。−回でセットアツプ
可能な命令グループの条件は次の通りとする。

（１）セットアツプ可能な命令グループは、命令待ち行
列の中で最も古い、すなわちプログラムにおける実行順
序として最初に実行すべき命令を第１の命令として、連
続する最大ｍ個の命令からなる。

（２）該命令グループ内の全ての命令を同時に演算実行
するに十分な数と機能を有する演算器が存在する。

（３）該命令グループ内の隣合う２命令に着目した場合
、後続命令の演算サイクル数は先行命令の演算サイクル
数と同じかそれ以上である。

命令セットアツプ制御回路２１３は、セットアツプする
各命令に対してその演算実行を行なう演算器を決定し、
演算器番号を示す信号ＥＮＯｉ（ｉ＝１〜ｍ）を演算制
御ユニット７に送出する。

ここで上記（１）〜（３）の条件を満足するような命令
有効信号Ｉ　ＲＤＹ　ｉ　（ｉ　＝　１〜ｍ）及びＥＮ
Ｏｉ（ｉ＝１〜ｍ）を生成する命令セットアツプ制御回
路２１３を第７Ａ〜７Ｄ図を用いてより詳細に説明する
。第７Ａ図は信号Ｉ　ＲＤ　Ｙ　ｉ　　（ｉ　＝　１〜
ｍ）が上記（１）の条件を満たすために、その必要条件
を示す信号Ｑ　ＲＤ　Ｙ　ｉ　（ｉ　＝　１〜ｍ）を生
成する回路である。７０１〜７０２はに個のフリップフ
ロップであり、命令キューのに個のキューレジスタ（図
示せず）に対応し、そのキューレジスタに解読済でセッ
トアツプ待ちの命令が格納されている状態を表示する。

７０３〜７０４はに個のＯＲゲートであり、７０１〜７
０２に対応し、各フリップフロップを１１′にセットす
る信号を送出する。７０５〜７０６はｐ個のデコーダで
あり、それぞれ第２図のｐ個の命令解読器ＤＥＣｉ（ｉ
＝１〜ｐ）に対応し、順に命令解読完了信号ＤＳｉ（ｉ
＝１〜ｐ）及び命令待ち行列入力ポインタ信号ＱＩＰｉ
（ｉ＝１〜ｐ）を入力し、ｋ本のデコード出力を順にＯ
Ｒゲート７０３〜７０４に送出する。７０５〜７０６の
各デコーダは、命令解読完了信号が１１′となったとき
、命令キュ量大カポインタ信号で示されるキューレジス
タに対応したデコード出力信号値を“１′とする。この
時ＯＲゲート７０３〜７０４の内対応したゲートが１′
を出力し、これにより対応したフリップフロップが“１
′にセットされる。２命令以上が同時に解読を完了した
場合ＤＳＬからその命令数分だけの命令解読完了信号が
“１′となるが、この時は入力ポインタＱＩＰＩで示さ
れるフリップフロップから連続する上記命令数分のフリ
ップフロップが１１′にセットされる。７０７〜７０８
はに個のＯＲゲートであり、７０１〜７０２に対応し、
各フリップフロップを０′にリセットする信号を送出す
る。７０９〜７１０はｍ個のデコーダであり、それぞれ
出力交換回路９のｍ命令分の出力ポート、つまりセット
アツプポートｉ　（１２１〜ｍ）に対応し、順にセット
アツプ完了信号０ＢＴｉ　　（１２１〜ｍ）及び命令キ
ュー出カポインタ信号ＱＯＰｉ　（ｉ＝１〜ｍ）を入力
し、ｋ本のデコード出力を順にＯＲゲート７０７〜７０
８に送出する。７０９〜７１０の各デコーダは、セット
アツプ完了信号が１′となったとき、命令キュー出カポ
インタ信号で示されるキューレジスタに対応したデコー
ド出力信号値を１′とする。

この時ＯＲゲート７０７〜７０８の内対応したゲートが
１′を出力し、これにより対応したフリップフロップが
０′にリセットされる。２命令以上が同時にセットアツ
プを完了した場合信号０ＢＴＩからその命令数分だけの
セットアツプ完了信号が１′となるが、この時球出カポ
インタＱＯＰＩで示されるフリップフロップから連続す
る上記命令数分のフリップフロップが０′にリセットさ
れる。７１１はＯＲゲートであり、演算制御ユニット７
から送出される上記ＴＫＮ、並びにＩＮＴ信号の論理和
をＯＲゲート７０７〜７０８に送出する。従って、条件
分岐命令が分岐成立、即ち予測失敗と判定された場合、
もしくは、割り込み条件が発生し、以後の命令実行を取
り消す場合、それぞれＴＫＮ、ＩＮＴ信号が１１′とな
り、７１１．７０７〜７０８を介して７０１〜７０２の
全てのフリップフロップが０′にリセットされる。７１
２〜７１３はセットアツプポートｊ（１２１〜ｍ）に対
応したｍ個のセレクタである。

各セレクタにはそれぞれフリップフロップ７０１〜７０
２の出力である合計に本のキュービジー信号ＱＢＳＹｉ
（ｉ＝１〜ｋ）を入力する。また、各セレクタには順に
命令待ち行列出カポインタＱＯＰｉ　　（ｉ＝１〜ｍ）
を入力し、それぞれＱＢＳＹｌ−にの中から該ポインタ
で示されるキューレジスタに対応するキュービジー信号
の値を選択し、信号ＱＲＤＹｉ（１２１〜ｍ）信号とし
て出力する。上記の様に本発明に於いては命令待ち行列
には、−度に最大ｐ個の連続する命令が既にキューイン
グ済みの命令に連続して格納され、また−度に最大ｍ個
の連続する命令がセットアツプのために取りだされる。

ＱＯＰｉ　（１２１〜ｍ）は解読済の命令のなかで最も
古いものを格納するキューレジスタから連続するｍ個の
キューレジスタを示すので、解読済の命令がｉ個成る場
合、ｉがｍより小さい場合ＱＲＤＹｊ　（ｊ”１〜ｉ）
が１′。

Ｑ　ＲＤ　Ｙ　ｊ　（ｊ　＝　ｉ　＋　１〜ｍ　）が１
０′となり、ｉがｍ以上の場合、ＱＲＤＹｉ（１２１〜
ｍ）すべてが、１１′となる６以上の説明から信号ＰＲ
ＤＹｉ（１２１〜ｍ）が上記（１）の条件を示すことが
言える。

第７Ｂ図は信号ＩＲＤＹｉ　（ｉ＝ｌ　〜ｍ）が上記（
２）の条件を満たすために、その必要条件を示すｍ−１
本の信号ＥＡｉ　（ｉ＝２〜ｍ）を生成する回路である
。この回路はセットアツプボート１（１２１〜ｍ）を介
してセットアツプする各命令に対して、その演算実行を
行な−う演算器番信号ＥＮＯｉ　　（１２１〜ｍ）を決
定する機能も有する。

７２０．７２１はセットアツプする最大ｍ個の命令のう
ち順に第１番目、及びｉ＋１番目の命令に対ＥＡｉ、Ｅ
ＮＯｉ及びＥＡｉ＋１．ＥＮＯｉ＋１信号を生成する演
算器割当制御回路ＥＡＣである。ＥＡＣはセットアツプ
ボートｉ　（ｉ　＝　１〜ｍ）に対応してｍ個ある。７
２２〜７２５は演算器に対応したｎ個のＡＮＤゲートで
あり、順に第ｉ命令に対する各演算器の空き状態を示す
信号ＥＩＡｉ、、、、、ＥｎＡｉと、第ｉ命令の演算を
実行する機能を有するか否かを各演算器毎に示す命令解
読情報ＥＩＳｉ、、、、、ＥｎＳｉを入力し、その論理
積を出力する。この論理積が１′であれば、対応する演
算器が空いており、しかもその演算器は該命令の演算実
行機能を有するわけであり、割り当てる演算器の候補で
あることを示す。

一般には割当可能な演算器の候補は複数ある。

７２６はＯＲゲートであり、７２２〜７２５の出力の論
理和をＥ　Ａ　ｉ信号として出力する。７２２〜７２５
の出力の中で何れかが１１′であれば、該命令を割り当
てる演算器が存在するので、この時ＥＡｉ信号が１１′
となる。７２７〜７２９はｎ−１個のＡＮＤゲートであ
り、上記割り当て候補が複数存在した時に、実際に割り
当てる演算器を１つに絞るためのものである。即ち、７
２７〜７２９は順に演算器Ｅ２〜Ｅｎが実際に割り当て
られたとき′１′を出力する。このため、７２７〜７２
９には順に７２３〜７２５の出力信号を入力し、対応す
る演算器が割り当て候補となったとき、′１′を出力し
得るようにする。さらに、７２２の出力信号の否定を７
２７〜７２９に、７２３の出力信号の否定を７２８〜７
２９に入力する。一般に７２２〜７２５の出力信号のう
ち、演算器Ｅｊに対応したゲートの出力値の否定を、７
２７〜７２９のうちの演算器Ｅｉ＋１〜ｎに対応したゲ
ートに入力する。こうすることで、ｎ個のゲート７２２
，７２７〜７２９の出力は、１つ以上の演算器割り当て
候補が存在したとき、最も小さい番号を有する演算器に
対応した出力のみ１１′となり、残りはｊ　ＯＰ　どな
る、７３０はエンコーダであり上記ｎ個のゲート出力を
受は取り、１１′となっている演算器番号をＥＮＯｉ信
号として出力する。７３１〜７３４は各演算器に対応し
たｎ個のＡＮＤゲートであり、順に上記演算器空き状態
信号ＥＩＡｉ、、、、、ＥｎＡｉと、上記ｎ個のゲート
７２２，７２７〜７２９の出力の否定を入力し、これら
の論理積を第ｉ　＋　１番目の命令に対する演算器空き
状態信号Ｅ　Ｉ　Ａ　ｉ　＋　１　。

、　０．、ＥｎＡｉ＋１として出力する。上記説明から
明らかなように、ＥＩＡｉ＋１．、、、。

Ｅ　ｎ　Ａ　ｉ　＋　１は対応するＥ　Ｉ　Ａ　Ｌ　＋
　１　＊　−−−ｅＥ　ｎ　Ａ　ｉのうちで、第１番目
の命令に対し割り当てられた演算器に対応した信号のみ
′０′としたものといえる。第１番目の命令に対するＥ
ＡＣにおいては、演算器空き状態信号ＥＩＡＩ、、、、
。

ＥｎＡｌはすべて空きを示す１１′とする。

第７Ｃ図は信号ＩＲＤＹｉ　（ｉ＝１〜ｍ）が上記（３
）の条件を満たすために、その必要条件を示すｍ−１本
の信号ＥＬＯＫｉ　（ｉ＝１〜ｍ）を生成する回路であ
る。７４０は比較回路であり、命令待ち行列２１１より
入力する第１．第２番目の命令の演算サイクル数ＥＬＬ
及びＥＬ２を比較し、後者が前者と同じかそれ以上であ
るとき出力信号ＥＬＯＫ２を′１′とする。７４１〜７
４２は７４０と同一構成のｍ　−２個の比較回路であり
、順に第３番目から第ｍ＃目の命令に対応し、その演算
サイクル数と直前の命令の演算サイクル数を入力し、後
者が前者と同じかそれ以上であるとき出力信号を′１′
とする。７４３〜７４４はｍ−２個のＡＮＤゲートであ
り、順に第３番ぽから第ｍ番目の命令に対応し信号ＥＬ
ＯＫｉ（ｉ＝３〜ｍ）を出力する。７４０及び７４１の
出力は７４３〜７４４の全てに入力する。一般に比較回
路７４１〜７４２のうち第１番目（ただしｉ〉２）の命
令に対応するものの出力を、ＡＮＤゲート７４３〜７４
４のうち第１番目以降の命令に対応するもの全てに入力
する。したがって、ＡＮＤゲート７４４には７４０〜７
４２の全ての出力を入力する１以上の構成により、ＥＬ
ＯＫｉ信号は第１番目から第１番目にいたる、全ての命
令について、上記（３）の条件が成立したとき、そして
そのときにのみ′１′となる。

第７Ｄ図は、上記第７Ａ図、第７Ｂ図、第７Ｃ図にて説
明した信号ＱＲＤＹｉ　（ｉ＝１〜ｍ）。

信号ＥＡｉ（ｉ＝２〜ｍ）、信号ＥＬＯＫｉ（ｉ＝２〜
ｍ）を用いて、有効命令信号ＩＲＤＹ（ｉ＝１〜ｍ）を
生成する回路を示す、７５０はＡＮＤゲートであるが、
本実施例に於いてはＱＲＤＹｌのみを入力しそのままの
値を出力しＩＲＤＹ１信号とする。即ち、ＱＯＰＩで示
される解読済命令は必ずセットアツプすることができる
。７５１〜７５３は、同時にセットアツプする最大ｍ個
の命令に於ける第２ないし第ｍ番目までのｍ−１個の命
令に対応するＡＮＤゲートであり、順にＱＲＤＹ　１（
ｉ＝２〜ｍ）及びＥＬＯＫｉ　（ｉ＝２〜ｍ）を入力す
る。さらにＥＡ２信号を７５１〜７５３のすべてに、Ｅ
Ａ３信号を７５２〜７５３の全てに入力する。一般に、
第１番目（ただしｉ〉１）の命令に対応する演算器割り
当て信号ＥＡｉを、ゲート７５１〜７５３のうち、第１
番目以降の命令に対応するものすべてに入力する。従っ
て例えば、ゲート７５３には、ＥＡｉ　（ｉ＝２〜ｍ）
のすべてを入力する。ゲート７５１〜７５３は、各々の
入力の論理積を順にＩＲＤＹｉ（ｉ＝２〜ｍ）信号とし
て出力する０以上の構成により、ＩＲＤＹｉ　（ｉ＝１
〜ｍ）信号は上記（１）〜（３）の条件を全て満たす有
効命令信号となる。

第２図のオペランド待ち制御回路２１０はセットアツプ
された最大ｍ個の命令のそれぞれについて、必要とする
オペランドデータがオペランドバッファに読みだされて
いるかどうかを示す信号Ａ　Ｄ　Ｖ　Ｗ　ｉ　（ｉ　＝
　１〜ｍ　）を生成し、これを演算制御ユニット７に送
出する。このため、命令解読器２０７〜２０８より信号
ＤＳｉ（ｉ＝１〜ｐ）及びＵＯＢｉ　（ｉ＝１〜Ｐ）、
命令待ち行列制御回路２１２より信号ＱＴＰｉ　（ｉ＝
１〜ｐ）及びＱＯＰｉ　（ｉ＝ｌ〜ｍ）　、記憶装置１
より信号ＡＤＶｉ　（ｉ＝１〜ｐ）及び○ＢＮＯｉ　（
ｉ＝１〜ｐ）をそれぞれ入力する。

第６図を用いて、オペランド待ち°制御回路２１０の構
成をより詳細に説明する。６０１〜６０２はに個のフリ
ップフロップであり、オペランドバッファ２１６のに個
のバッファレジスタに対応し、そのバッファレジスタに
必要なオペランドが到着していない状態を表示する。す
なわち、あるフリッププロップが１″の時、対応するバ
ッファレジスタにオペランドを読み出す必要があるがま
だ到着していない事を、またＯ′の時、対応するバッフ
ァレジスタにオペランドを読み出す必要がないか、ある
いは既に到着している事を示す。

６０３〜６０４はに個のＯＲゲートであり、フリップフ
ロップ６０１〜６０２のそれぞれに対し、セットする値
を送出する。６０５〜６０６はｐ個のデコーダであり、
それぞれ第２図のｐ個の命令解読器ＤＥＣｉ　（ｉ＝１
〜ｐ）に対応し、順にＵＯＢｉ（ｉ＝１〜ｐ）及び命令
待ち行列入力ポインタ信号Ｑ　Ｉ　Ｐ　ｉ　（ｉ　＝　
１〜ｐ）を入力し、それぞれに本のデコード出力を順に
ＯＲゲート６０３〜６０４に送出する。６０５〜６０６
の各デコーダは、ＵＯＢｉ（ｉ＝１〜ｐ）のうち対応す
る信号が１″となったとき、命令待ち行列入力ポインタ
信号で示されるバッファレジスタに対応したデコード出
力信号値を１″とする。この時ＯＲゲート６０３〜６０
４の内対応したゲートが１１′を出力する。６０７〜６
０８はに個のＯＲゲートであり、フリップフロップ６０
１〜６０２のそれぞれに対し、上記６０３〜６０４から
の入力データをセットするためのクロック信号を送出す
る。

６０９〜６１０はｐ個のデコーダであり、それぞれ第２
図のｐ個の命令解読器ＤＥＣｉ　（ｉ＝１〜ｐ）に対応
し、順にＤＳｉ（ｉ＝１〜ｐ）及び命令待ち行列入力ポ
インタ信号ＱＩＰｉ　（ｉ＝１〜ｐ）を入力し、それぞ
れに本のデコード出力を順に○Ｒゲート６０７〜６ｏ８
に送出する。６０９〜６１０の各デコーダは、ＤＳｉ（
ｉ＝１〜ｐ）のうち対応する信号が１″となったとき、
命令待ち行列入力ポインタ信号で示されるバッファレジ
スタに対応したデコード出力信号値を１″とする。この
時ＯＲゲート６０７〜６０８の内対応したゲートがクロ
ック信号値′１′を出力する。

これにより対応したフリップフロップに上記入力データ
がセットされる。２命令以上が同時に解読を完了した場
合ＤＳＬからの命令数分だけの命令解読完了信号が１″
となるが、この時はＱＩＰｌで示されるフリップフロッ
プから連続する上記命令数分のフリップフロップが各々
の入力データ値にセットされる。６１１〜６１２はに個
のＯＲゲートであり、６０１〜６０２に対応し、各フリ
ップフロップを０″にリセットする信号を送出する。６
１３〜６１４はｐ個のデコーダであり、それぞれ記憶装
置１からのｐ個の出力ボートに対応し、順にアドバンス
信号Ａ　Ｄ　Ｖ　ｉ　（ｉ　＝　１〜ｐ）及びオペラン
ドバッファ番号０ＢＮＯｉ　（ｉ＝１〜ｐ）を入力し、
それぞれに本のデコード出力を順にＯＲゲート６１１〜
６１２に送出する。６１３〜６１４の各デコーダは、ア
ドバンス信号が“１′、すなわちオペランドが記憶装置
から送出されてきたとき、オペランドバッファ番号で示
されるバッファレジスタに対応したデコード出力信号値
を１′とする。この時ＯＲゲート６１１〜６１２の内対
応したゲートが１′を出力し、これにより対応したフリ
フップロップが０′にリセットされる。２つ以上のオペ
ランドが同時に読みだされた場合、そのオペランド数分
だけのアドバンス信号が１１′となるが、この時は上記
オペランド数分のフリップフロップが０′にリセットさ
れる。

６１５〜６１６はセットアツプポートｉ　（ｉ＝１〜ｍ
）対応のｍ個のセレクタである。各セレクタにはそれぞ
れフリップフロップ６０１〜６０２の出力である合計に
本のオペランド待ち信号ＡＤＶＷＱｉ　　（ｉ＝１〜ｋ
）を入力する。また、各セレクタには順に命令待ち行列
出カポインタＱＯＰｉ（ｉ＝１〜ｍ）を入力し、それぞ
れＡＤＶＶＱｉ（ｉ＝１〜ｋ）の中から該ポインタで示
されるバッファレジスタに対応するオペランド待ち信号
の値を選択し、信号ＡＤＶＷｉ　（ｉ＝１〜ｍ）として
出力する０以上の説明から明らかなように、信号ＡＤＶ
Ｗｉ（ｉ＝１〜ｍ）はセットアツプした最大ｍ個の命令
のそれぞれに対応して、必要なオペランドがオペランド
バッファに到着していないことを示す。

第３Ａ図及び第３Ｂ図を用いて演算制御ユニット７の構
成を説明する。第３Ａ図は演算実行許可信号ＥＸｉ　（
ｉ＝１〜ｍ）、セットアツプ完了信号０ＢＴｉ　（ｉ＝
１〜ｍ）ｖ最終演算開始信号ＬＢＯＰ、セットアツプ命
令数ＬＩＮＯを生成する回路である。３０１〜３０３は
セットアツプポート１（ｉ＝１〜ｍ）に対応するｍ個の
ＮＯＲゲートであり、各セットアツプポートを介してセ
ットアツプした命令に対する演算実行保留条件を入力し
、その論理和の否定を出力する。演算実行保留条件とし
てポート１に対応するセットアツプ命令中第１番目の命
令のオペランドが未到着である条件ＦＷＩ　をＡＮＤゲ
ート３１７より３０１〜３０３の全てに入力する。ボー
ト２に対応する第２番目の命令についてのオペランド未
到着条件ＦＷ２をＡＮＤゲート３１８より３０２〜３０
３に入力する。一般に、第ｉ番目の命令についてのＦＷ
ｉ信号をＮＯＲゲート３０１〜３ｏ３のうちポルトｉか
らボートｍに対応するものに入力する。

３０４〜３０６はセットアツプポートｉ　　（ｉ＝１〜
ｍ）に対応したｍ個のフリップフロップであり、ＮＯＲ
ゲート３０１〜３０３のうち対応するものの出力値を毎
サイクル保持し、ＥＸｉ（ｉ＝１〜ｍ）信号として出力
する。上記構成により、第ｉ番目の命令でＦＷｉ信号が
１′となった場合、第１番目以降のすべての演算実行許
可信号ＥＸｉ（ｉ＝１〜ｍ）は０′となり、第ｉないし
ｍ番目の命令の演算実行を開始しない０本実施例では演
算実行保留条件としてオペランド未到着条件のみを示し
たが、その他の保留条件に関しても上記と同様にＮＯＲ
ゲート３０１〜３０３に入力することにより、演算実行
の追い越しを防止する。

３０７〜３０９はセットアツプポートｉ　（ｉ＝１〜ｍ
）に対応するｍ個のＡＮＤゲートであり、出力交換回路
９から送出される各命令の演算終了信号ＥＯＰｉ　（ｉ
＝＝１〜ｍ）とフリップフロップ３０４〜３０６から送
出される演算実行許可信号ＥＸｉ　（ｉ＝１〜ｍ）のう
ち、対応するポートの信号を入力し、その論理積を信号
ＥＯＰＥＸｉ（ｉ＝１〜ｍ）として出力する。信号ＥＯ
ＰＥＸｉは第ｉ番目の命令に対する演算終了が実際に許
可されたことを示す、３１０はＡＮＤゲートであり、信
号ＥＯＰＥＸｉ　（ｉ＝１〜ｍ）を入力しその論理積を
信号ＥＲＤＹとして出力する。信号ＥＲＤＹはセットア
ツプした命令が全て演算を完了し、従って全ての演算器
Ｅｉ　（ｉ＝１〜ｎ）が空いたことを示す０本実施例で
は信号ＥＲＤＹ信号が１′となって初めて後続命令グル
ープのセットアツプを行なう、３１１〜３１３はセット
アツプポート１（ｉ＝１〜ｍ）に対応するｍ個のＡＮＤ
ゲートであり、順に命令制御ユニット２から送出される
有効命令信号ＩＲＤＹｉ　（ｉ＝１〜ｍ）を、またそれ
ぞれに上記信号ＥＲＤＹを入力し、それらの論理積を出
力する３１１〜３１３の出力は対応するポートを介して
そのサイクルに命令セットアツプが行なわれたことを示
す、３１４〜３１６はセットアツプポートｉ　（ｉ　＝
　１〜ｍ）に対応するｍ個のフリップフロップであり、
順に３１１〜３１３からセットアツプ完了条件をデータ
入力端子に、またフリップフロップ３０４〜３０６から
ＥＸｉ（ｉ＝１〜ｍ）信号をクロック端子に入力し、セ
ットアツプ完了信号０ＢＴｉ（ｉ＝１〜ｍ）を出力する
。３１４〜３１６のうちセットアツプポートｉに対応す
るフリップフロップに関して見ると、該ポートに対応し
て有効な命令が存在した場合その命令セットアツプの完
了したサイクルに信号０ＢＴｉが１′となり、対応する
演算実行が実際に開始したとき、その次のサイクルから
４０１となる。３３７〜３３９はセットアツプポート１
〜ｍに対応したｍ個のレジスタであり、命令制御ユニッ
ト２から順に信号ＥＮＯｉ（ｉ＝１〜ｍ）を入力し、ゲ
ート３１１〜３１３のうち、対応するものの出力が１′
となったときに信号ＥＮＯｉ（ｉ＝１〜ｍ）をとり込む
、それらのレジスタの内容は入力交換回路８に送られる
。３１７〜３１９はセットアツプポートｉ　（ｉ　＝　
１〜ｍ）に対応するｍ個のＡＮＤゲートであり、順に命
令制御ユニット２からオペランド待ち信号ＡＤＶＷｉ（
ｉ＝１〜ｍ）を、またフリップフロップ３１４〜３１６
から信号０ＢＴｉ（ｉ＝１〜ｍ）を入力し、それらの論
理積をオペランド未到着条件信号ＦＷｉ（ｉ＝１〜ｍ）
として出力する。３２０〜３２２は、セットアツプポー
トｉ　（ｉ＝１〜ｍ）に対応するｍ個のＡＮＤゲートで
あり、順に上記ＮＯＲゲート３０１〜３０３から演算実
行許可信号を、またフリッププロップ３１４〜３１６か
らセットアツプ完了信号０ＢＴｉ（ｉ＝１〜ｍ）を入力
し、これらの論理積を演算実行開始信号ＢＯＰｉ（ｉ＝
１〜ｍ）として出力する。３２３〜３２５は、セットア
ツプポート１（ｉ＝１〜ｍ）に対応するｍ個のＡＮＤゲ
ートであり、各々対応するポートを介してセットアツプ
された命令が、同時にセットアツプされた命令の中で概
念的に最後の命令であり、しかも該命令が演算実行を開
始したことを検出する。このためセットアツプポートｉ
に応答するＡＮＤゲートには信号ＢＯＰｉと、信号０Ｂ
Ｔｉ＋１の否定値を入力する。ただしゲート３２５にお
いては信号ＢＯＰｍのみを入力する信号ＢＯＰｉ（ｉ＜
ｍ）が１′となった時に次のポートｉ＋１に対応する信
号がＯ′であった場合、該第ｉ番目の命令が最後の命令
である。何故ならば、もし第ｉ番目の命令が最後でない
と仮定すると、第ｉ＋１ないし第ｍ番目のポートに対応
して命令がセットアツプされたことになる。もしポート
ｉ＋１に対応して命令がセットアツプされていたとする
と、第ｉ＋１番目の命令の演算実行開始は第ｉ番目のそ
れを追い抜かないので、信号０ＢＴｉ＋１は信号ＢＯＰ
ｉが１′となったときにはＯ′では有り得ず、上記に矛
盾する。またもしポートｉ　＋　１に対して命令がセッ
トアツプされていなかったとすると、第ｉ＋２ないしｍ
番目のポートに対して命令セットアツプが行なわれたこ
とになるが、これは本実施例では命令セットアツプは連
続したポートに対して行なわれるので有り得ない、これ
は第ｉ番目の命令が最後でないと仮定したことに誤りが
有るからである。従って上記の場合は第ｉ番目の命令が
セットアツプされた命令のうち最後の命令であることが
いえる。また信号ＢＯＰｍが１１１となったときは第ｍ
番目の命令が最後の命令であることは明らかである。こ
のときゲート３２３〜３２５のうち、第ｉ番目のゲート
の出力が“１′となる。また、明らかにその他のゲート
の出力は０′である。３２６はＯＲゲートでありゲート
３２３〜３２５の出力の全ての論理和をとり、信号ＬＢ
ＯＰとして出力する。

３２７はエンコーダであり、ＡＮＤゲート３２３〜３２
５の出力を受は取り、１１′を出力しているゲートに対
応するポート番号を生成し、信号ＬＩＮＯとして出力す
る。

第３Ｂ図は演算制御ユニットのうち条件分岐判定信号Ｔ
ＫＮ、割り込み検出信号ＩＮＴ、及び演算実行取り消し
信号ＲＥＳｉ　（ｉ＝１〜ｍ）を生成する回路である。

３５０は条件コード選択回路であり、出力交換回路によ
りセットアツプポートに対応した各命令の条件コードＣ
Ｃｉ　（１２１〜ｍ）及びそれらのセット信号ＣＣ３ｉ
　（１２１〜ｍ）を受は取り、′１′となっている信号
ＣＣ３ｉ（１２１〜ｍ）のうち最も番号の大きいものに
対応した条件コードを選択し、レジスタ３５１に送出す
る。３５２はＯＲゲートであり、信号ＣＣ８１（１２１
〜ｍ）を受は取り、これらの論理和を３５１のクロック
端子に送出する。３５１は条件コードレジスタであり、
３５２からのクロック信号が′１′となったとき、３５
０が出力する条件コード値をセットする。３５１が出力
する条件コードＣＣＰは、同時にセットアツプされた命
令が全て実行を完了した場合の条件コードを示す、３５
３はセットアツプポート１に条件分岐命令がセットアツ
プされた時の分岐判定制御回路である。また３５４〜３
５５は、セットアツプポート１（１３２〜ｍ）に対応し
た分岐判定制御回路である。

３５６．３５８〜３５９はセットアツプポート１（１２
１〜ｍ）に対応するｍ個のレジスタであり。

命令制御ユニットから送出する条件分岐命令信号ＢＣｉ
（１２１〜ｍ）及びマスク信号ＢＣＭｉ（１２１〜ｍ）
のうち、対応するポートのものをセットする。各レジス
タにはクロック信号として演算制御ユニット内部で生成
する上記ＱＢＴｉ　（１２１〜ｍ）信号を入力する。３
６２〜３６３は条件コードの選択回路であり、対応する
セットアツプポートから条件分岐命令がセットアツプさ
れたとき、該条件分岐命令にとって最新の条件コードを
出力する。このため３６２には、上記ｃｃｐ。

ＣＣ１そしてＣＣ８１を入力する。ＣＣ８１が“１′で
あれば第１番目の命令が最新の条件コードを設定してお
り、このとき３６２はＣＣＩの値を出力し、ＣＣ８１が
１０１であればｃｃｐを出力する。一般に、３６２〜３
６３のうちセットアツプポートｉ（但しｉ〉１）に対応
して選択回路にはＣＣＰ、ＣＣ１，、、、、ＣＣ１−１
，ＣＧＳＬ。

、、、、ＣＣ３ｉ−１を入力する。この時、ＣＣ３Ｉ、
、、、、ＣＣ３ｉ−１がすべて′Ｏ′。

すなわち、同時にセットアツプされた命令のなかでは該
条件分岐命令に先だって条件コードを設定はる命令が無
い場合、該選択回路はＣＣＰを出力し、ＣＧＳＬ、、、
、、ＣＣ：５ｉ−１のうちで少なくとも１つが１１′の
場合、′１′である条件コードセット信号の中で最も番
号の大きいポートに対応した条件コードを出力する０以
上により３６２〜３６３は、対応するセットアツプポー
トから条件分岐命令がセットアツプされたとき、該条件
分岐命令にとって最新の条件コードを出力することがわ
かる。３５７，３６０〜３６１は分岐判定回路である。

３５７には条件コードレジスタ３５１からＣＣＰ、３５
ｇからＢＣＩ、ＢＣＭＩ、そして演算制御ユニット内部
で生成する上記信号ＥＯＰＥＸＩを入力する。信号ＥＯ
ＰＥＸＩは第１番目の命令の演算実行が終了したサイク
ルであることを示し、このとＢＣｌが１１′、すなわち
該命令が条件分岐命令であれば、マスク値ＢＣＭＩと最
新の条件コードであるＣＣＰから分岐の有無を判定し、
判定結果を信号ＴＫＮ１として出力する。同様にして３
６０〜３６１には順に３６２〜３６３からそれぞれに対
する最新の条件コード。

３５８〜３５９からＢＣｉ（１３２〜ｍ）、ＢＣＭｉ（
１３２〜ｍ）、そして演算制御ユニット内部で生成する
上記信号ＥＯＰＥＸｉ　（ｉ＝２〜ｍ）を入力する。さ
らに３５３と同様にして分岐判定を行ない、結果を信号
ＴＫＮｉ（１３２〜ｍ）として出力する。３６４〜３６
６はセットアツプポート１（１２１〜ｍ）に対応するｍ
個のＯＲゲートであり、対応する命令の演算実行取り消
し信号ＲＥＳｉ（１２１〜ｍ）を出力する。このため３
６５〜３６６の全てに上記ＴＫＮ１及び出力交換回路か
らの信号ＩＮＴＣＩを入力する。さらに一般に信号ＴＫ
Ｎｉ及びＩＮＴＣｉ　（１３２〜ｍ）を、３６５〜３６
６のうちポートｉ＋１からポートｍに対応した全てのゲ
ートに入力する。また３６４〜３６６の全てに出力交換
回路からのＩＮＴＳＩ信号を入力する。さらに一般に信
号ＩＮＴＳｉ（１３２〜ｍ）を、３６５〜３６６のうち
ポートｉからポートｍに対応した全てのゲートに入力す
る０以上から分るように、第ｉ番目の命令に於いて分岐
成立もしくは完了型割り込みが発生すると第ｉ＋１番目
以降の命令の演算を実行している全ての演算器に対し、
また第ｉ番目の命令において抑止型割り込みが発生する
と第１番目以降の命令の演算を実行している全ての演算
器に対し、取り消し信号ＲＥＳｉ＋１．．．．．ＲＥＳ
ｍが送出される。３６７及び３６８はＯＲゲートであり
、それぞれ全ての分岐成立信号ＴＫＮｉ（１２１〜ｍ）
及び割り込み検出信号ＩＮＴＣｉ　　（１２１〜ｍ）。

Ｉ　ＮＴＳ　ｉ　（ｉ　＝　１〜ｍ）の論理和を、ＴＫ
Ｎ及びＩＮＴ信号として命令制御ユニットに送出する。

３６９はＯＲゲートテあり上記ＩＮＴ及びＴＫＮ信号の
論理和をフリップフロップ３７０に送出するフリップフ
ロップ３７０は３６９の出力を１サイクル保持し、その
出力信号ＲＥＳを全ての演算器Ｅｉ（ｉ＝１〜ｎ）に送
出する。ＲＥＳ信号により、直後のサイクルでセットア
ツプされた命令グループの演算実行を抑止する。

第４図は入力交換回路８の構成を示す、４０１〜４０３
は演算器Ｅｉ　（ｉ＝１〜ｎ）に対応したｎ個のＯＲゲ
ートであり、演算器にセットアツプするデータを出力す
る。４０４〜４０６はセットアツプポートｉ　（１２１
〜ｍ）に対応するｍ個のデコーダであり、順に入力デー
タｄｉ　　（１２１〜ｍ）及び演算器番号ＥＮＯｉ　（
ｉ＝１〜ｍ）を入力し、演算器Ｅｉ　（ｉ＝１〜ｎ）に
対応したｎ本のデコード信号を順に４０１〜４０３に送
出する。

各デコーダは入力データが１′の時演算器番号で示され
るデコード信号を１″とする。入力データｄｉ（ｉ＝１
〜ｍ）としては、上記のｌＮ５Ｔｉ。

ＲＤ　ｉ　、　Ｍ　Ａ　ｉ　、　Ｍ　Ｄ　ｉ　、　ＲＷ
　Ａ　ｉ　、　ＯＢ　Ｔ　ｉ　ｐＥＸｉ、ＲＥＳｉ　　
（１２１〜ｍ）等があり、それぞれに対して第４図の交
換回路を設ける。

第５図は出力交換回路９の構成を示す、５０１〜５０３
はセットアツプボートｉ　（１２１〜ｍ）に対応するｍ
個のセレクタあり、各セレクタに順に演算制御ユニット
７から演算器番号Ｅ　Ｎ　Ｏ１（１２１〜ｍ）を、また
全ての演算器からの出力データのｉ　　（ｉ＝ｌ〜ｎ）
を各セレクタに入力する。セレクタ５０１〜５０３は入
力データｅｉ（ｉ＝１〜ｎ）のうちそれぞれの演算器番
号で示されるものを信号ｄｉ　（１２１〜ｍ）として出
力する。出力データとしては、上記ＥＤｉ　（１２１〜
ｍ）、ＲＷＡｉ　（ｉ＝１〜ｍ）、５ＴＡｉ　（１２１
〜ｍ）等がある。

以下では典型的な命令列を例にとり、本実施例になる計
算機の動作を説明する。第１０Ａ図は、Ｌｏａｄ、　Ｍ
ｕｌｔｉｐｌｙｔ　Ｌｏａｄ、　５ｔｏｒｓの４命令列
に対する動作タイムチートである０本実施例では１つの
命令処理は命令読み出しを除くと６つのステージからな
る。Ｄステージでは命令解読及びオペランドアドレス生
成、Ａステージでは命令解読情報の命令待行列への格納
とメモリオペランドもしくは分岐命令のターゲット命令
読み出し、Ｌステージでは命令セットアツプ、Ｅステー
ジでは演算実行、Ｐステージでは演算結果のチエツクも
しくは、条件分岐判定および演算結果の書き込み指令の
発行。

Ｓステージでは演算結果のレジスタもしくは記憶装置へ
の書き込みを行なう、命令により、Ｓステージの無い場
合がある。最も簡単な命令においては各ステージは１サ
イクルで実行するが命令により特定のステージを複数サ
イクルで実行する場合もある。第１０Ａ図では横軸はマ
シンサイクルを単位とした時間を、縦軸は上記命令列及
び主要信号もしくは主要処理を示す、上記４命令には図
中の参照のため１〜４の命令番号を付す、さて、本発明
では命令１，２が同時にセットアツプされ、演算実行を
したところ、命令２において完了型割り込みが発生した
ため、後続の命令３，４の処理を取り消す場合を示して
いる。命令１，２はサイクルＣ１にて同時に解読され、
この時Ｃ２にて命令解読完了信号ＤＳＬ、２が“１′と
なる。Ｃ３にて有効命令信号ＩＲＤＹ１．２が１１′と
なる。この時演算器は全て空いているとすると、Ｅ　Ｒ
ＤＹ信号が１′であり、従ってこのサイクルで命令セッ
トアツプが行なわれ０ＢＴＩ、２信号が１′となる。こ
の時特に演算実行保留条件が無いので、直ちに演算が開
始され、ＢＯＰＩ、２信号が１′となる。またＣ４から
は、演算実行許可信号ＥＸ１．２が′１′となる。命令
１のＥステージは１サイクルで終了するのでＣ４にて演
算終了信号ＥＯＰ１が１１′となる。一方命令２はＥス
テージは３サイクルを要するので、Ｃ６にてＥＯＰ２が
１１′となる。従って次にＥＲＤＹ信号が１１′となる
のはＣ６である。この例では命令２のＥステージの終了
時点で完了型割り込み条件が検出されるのでＩＮＴＣ２
信号がＰステージで′１′となり、これに応答してＲＥ
Ｓ信号がＳステージで′１′となる。一方命令３，４は
命令１，２より１サイクル遅れてＤステージが始まりＣ
４からＩＲＤＹＩ、２信号が“１′となるものの、先行
する命令グレーグの演算が全て終了しておらず、従って
ＥＲＤＹ信号が′０′なので、セットアツプが待たされ
る。Ｃ６にてＥＲＤＹが１１′となり、命令３，４のセ
ットアツプが完了する。引続き命令３，４はＥ、Ｐステ
ージを実行し、Ｃ９でＳステージに入る。しかし、先行
する命令２にて割り込みが発生しており、Ｃ８にてＲＥ
Ｓ信号′１′となっているので、これによりＣ８での命
令３，４による結果の書き込み指令ＲＷＣ１。

ＭＷＣ２がそれぞれ抑止される。これは命令３゜４のセ
ットアツプを命令１，２の演算実行の終了を待って行な
ったため、命令３，４の書き込み指令発行が命令１，２
の割り込み検出を行なうＰステージより後になったから
可能であった。従来は命令３，４は必ずしも命令１，２
の終了を待たずしてセットアツプされ演算を開始してい
たので命令２の割り込みが検出された時点では一般的に
は結果の書き込みはすでに終了してしまう、従って、レ
ジスタの場合は予め待避しておいたデータを回復する必
要があり、また記憶装置の場合はＭシリーズアーキテキ
チャの仕様を守ることが困難である。

第１０Ｂ図は、主記憶装置上に並ぶＣｏ■ｐａｒｅ＊Ｂ
ｒａｎｃｈ　ｏｎ　Ｃｏｎｄｉｔｉｏｎ、　Ｌｏａｄ、
　５ｔｏｒｅの４命令列において、第２のＢＣ命令が分
岐成立となり、予測実行していたＬｏａｄ、　５ｔｏｒ
ｅ命令をキャンセルし、ターゲット命令Ａｄｄを実行す
る例である０本例は命令１のメモリオペランド読み出し
が２サイクル遅れる場合を示す、Ｃ１にて命令１，２．
３の解読が完了し、Ｃ２にてＤＳＬ、２，３信号が′１
′となる。Ｃ３にてＩＲＤＹＩ、２，３信号が５１′と
なる。この時全ての演算器が空いておりＥＲＤＹ信号が
１１′であるとすると、命令セットアツプが行なわれ、
０ＢＴＩ、２．３信号が１１′となる。またこのＣ３か
ら０５までの２サイクルの間、命令１のメモリオペラン
ドが到着していないことを示すＡＤＶＷＩ信号が′１′
となる。これに応答してこの２サイクルの間、後続命令
に対する演算実行許可信号ＥＸＩ、２，３及び演算実行
開始信号ＢＯＰＩ、２．３が抑止される。

Ｃ６にて命令１，２．３の演算実行が開始され、ＢＣ命
令はそのＰステージ（Ｃ７）にて分岐成立信号ＴＫＮ２
が′１′となる。これに応答してＲＥＳ３信号がＣ７、
ＲＥＳ信号がＣ８にて′１′となり、これらにより順に
命令３のレジスタ書き込み指令ＲＷＣ３及び命令４によ
り記憶装置１へのメモリ書き込み指令ＭＷＣ１が抑止さ
れる。命令３の結果の書き込み指令抑止が可能であった
のは、その演算実行開始を命令１，２の演算実行開始を
待って行ない、しかも命令３の演算ステージサイクル数
が命令２より短くないため、命令３の書き込み指令発行
が命令２の分岐判定を行なうＰステージより後になった
から可能であった。なおターゲット命令の解読はＣ８ス
テージから開始される。従来は令命３は必ずしも命令１
の演算実行保留条件により伴って演算実行を保留しない
ので命令２の分岐成立が検出された時点では一般的には
結果の書き込みはすでに終了してしまう、従って、予め
待避しておいたデータをレジスタに回復する必要があり
、またもし命令３が５ｔｏｒｅ命令であった場合はＭシ
リーズアーキテクチャの仕様を守ることが困難である。

命令４の記憶装置への書き込み指令が抑止可能であった
のは第１０Ａ図におけると同様の理由による。

本発明によれば、プログラムから見て１つずつ命令が処
理されるアーキテクチャに基づくタイプの情報処理装置
において、並列実行方式により高速化を図る場合、割り
込みや分岐命令により予測失敗時の順序性保証が極めて
容易かつ高速となる。

仮に本方式を用いないと、レジ゛スタに結果を格納する
命令に関しては常に予め書き込み前のレジスタの内容を
待避しておき上記のケースにおいてレジスタの回復処理
を行なう必要があり、そのための制御回路が必要となり
、また処理時間も大きくなる。また主記憶に結果を書き
込む命令に関しては上記順序仕様を守ることが現状の技
術では不可能である。

【図面の簡単な説明】

第１図は本発明になる計算機の全体ブロック図、第２図
は第１図の命令制御ユニット（２）の詳細構成図、第３
Ａ図は第１図の演算制御ユニット（７）の一部の詳細構
成図、第３Ｂ図は第１図の演算制御ユニット（７）の残
りの部分の詳細構成図、第４図は第１図の入力交換回路
（８）の一般的な構成図、第５図は第１図の出力交換回
路（９）の一般的な構成図、第６図は第２図のオペラン
ド待ち制御回路（２１０）の詳細構成図、第７Ａ図から
第７Ｄ図はそれぞれ第２図の命令セットアツプ制御回路
（２１３）の異なる部分の詳細構成図、第８図は第２図
の命令キュー制御回路（２１２）の詳細構成図、第９図
は第１図の装置で用いる命令の形式例、第１０Ａ図及び
１０８図は簡単な命令列に於けるいろいろの信号のタイ
ムチャート、第１１図は第１図の演算第　４　　図 盈 第　５　図 咬倉＝ｉへ１（＼Ｌと 冨　７Ｃ図 スリ（−等杓 ％　　７Ｆ）　　図 Ｚυ（一部今少

Claims (1)

1. 【特許請求の範囲】 １、任意の２命令におけるそれぞれの所定の処理を開始
   するにあたり着目した場合、該先行命令による該後続命
   令の取り消し処理開始時刻Ｔ＿１と、該後続命令による
   結果の書き込み処理開始時刻Ｔ＿２との間に、Ｔ＿１＜
   Ｔ＿２なる条件が満たされることを判定する判定手段を
   有し、上記条件を満たす場合、該後続命令の該所定の処
   理を該先行命令の該所定の処理と同時もしくはそれ以前
   に開始する手段を有し、上記条件を満たさない場合、該
   後続命令の該所定の処理の開始を上記条件が満たされる
   時刻以降に待ち合わせる開始時刻待ち合わせ手段を有す
   る情報処理装置。 ２、特許請求の範囲第１項において上記取り消し処理に
   より、該先行命令の該所定の処理と同時もしくはそれ以
   前に、該所定の処理を開始した該後続命令の結果の書き
   込みを抑止し、該先行命令よりさらに先行する命令の結
   果の書き込みは抑止しない、選択的な結果書き込みの抑
   止手段を有する情報処理装置。 ３、特許請求の範囲第１項において該後続命令の該所定
   の処理を開始するにあたり、上記条件を満たさなかつた
   場合は、全ての先行命令についての該所定の処理が終了
   するまで、該後続命令の該所定の処理を待ち合わせる手
   段を有する情報処理装置。 ４、特許請求の範囲第１項において該所定の処理が特に
   演算実行である情報処理装置。 ５、特許請求の範囲第１項において該先行命令の該所定
   の処理から該取り消し処理開始までの時間の上限値Δｔ
   ＿１が命令の種類により定まり、該後続命令の該所定の
   処理から該結果の書き込み開始までの時間の下限値Δｔ
   ＿２が命令の種類により定まり、該先行命令の該所定の
   処理の開始時刻をｔ＿１、該後続命令の該所定の処理の
   開始時刻ををｔ＿２としたとき、上記開始時刻待ち合わ
   せ手段としてｔ＿２が、ｔ＿１＋Δｔ＿１＜ｔ＿２＋Δ
   ｔ＿２を満たすことを判定する手段を含む情報処理装置
   。 ６、概念的に命令が１つずつ処理され結果が概念的に順
   序的に記憶装置に書き込まれる情報処理装置において、
   Ｍ個命令の解読およびオペランド読み出しを並列に行え
   る命令制御手段と、複数の命令の演算を相互に並列に行
   うことのできる、該Ｍより大きいか等しいＮ個の演算手
   段と、該Ｎ個の演算手段のうち該命令制御手段にて解読
   されたＭ個の命令が必要とするＭ個の演算手段が全て空
   きか否かを検出する検出手段と、該検出手段の検出結果
   が否である間は、該解読されたＭ個の命令の演算実行を
   待ち合わせるための待ち合わせ手段を有することを特徴
   とする情報処理装置。 ７、プログラムとデータを格納する記憶手段と、複数の
   命令を同時に実行するための複数の命令実行手段を持つ
   情報処理装置に於いて、該命令実行手段群に同時にセッ
   トアップする複数命令を、プログラムから見た概念的実
   行順序の連続した複数命令に制限する第１の命令セット
   アップ制限手段を有し、各命令に付随する該命令もしく
   はその後続命令の実行を無効化する条件の検出ステージ
   に関する第１の属性情報と、各命令に付随する該命令に
   おける演算結果の書き込みステージに関する第２の属性
   情報とを生成する手段を有し、上記第１及び第２の属性
   情報から同時にセットアップする任意の２命令に着目し
   た場合先行命令の上記無効化条件検出ステージが後続命
   令の上記書き込みステージより遅れることがないような
   命令グループのみをセットアップするように制限する第
   ２の命令セットアップ制限手段を有し、全ての演算器が
   空くまで命令セットアップを待ち合わせる第３の命令セ
   ットアップ制限手段を有し、上記第１、第２及び第３の
   命令セットアップ制限手段による制限を全て満たすよう
   に命令グループを上記命令実行手段群にセットアップす
   る命令セットアップ手段を有し、同時にセットアップし
   た命令の実行に当たつて何れかの命令で実行待ち合わせ
   要因が発生したとき、書き込みを行なう可能性のある全
   ての後続命令の実行を待ち合わせる手段を有し、同時に
   セットアップした命令の何れかで該命令もしくはその後
   続命令を無効化する要因を検出した場合該命令もしくは
   その後続命令の実行及び結果の書き込みを抑止する手段
   を有することを特徴とする情報処理装置。