JPH01194417A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01194417A JPH01194417A JP63018800A JP1880088A JPH01194417A JP H01194417 A JPH01194417 A JP H01194417A JP 63018800 A JP63018800 A JP 63018800A JP 1880088 A JP1880088 A JP 1880088A JP H01194417 A JPH01194417 A JP H01194417A
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Links
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、より詳しくはりソゲラフイ
エ程において用いられるパターンを有した半導体装置の
構造に関する。
エ程において用いられるパターンを有した半導体装置の
構造に関する。
〔従来の技術上
通常、半導体装置は十数回のリングラフィ工程を繰り返
して製造される。リングラフィ工程においては、露光装
置は、最初の一回を除き、レーザー測長系により半導体
基板が設置されたステージ位置を監視し、半導体基板の
表面に既に形成されたマスク合わせ用マークの位置を各
種、検出機能により計測して位置を求め、これに次の層
のマスクを重ねる。（アライメント） ところで、アライメント作業においては、基板とマスク
との重ね合わせ精度を向上するために、半導体基板上に
複数個形成された目盛入り座標軸（例えばＸ軸、Ｙ軸）
を設定したパターン（以下、バーニア・パターンと略す
）を用い、マスクずれの読み取り及びその読み値を用い
たアライメント補正を行なう。
して製造される。リングラフィ工程においては、露光装
置は、最初の一回を除き、レーザー測長系により半導体
基板が設置されたステージ位置を監視し、半導体基板の
表面に既に形成されたマスク合わせ用マークの位置を各
種、検出機能により計測して位置を求め、これに次の層
のマスクを重ねる。（アライメント） ところで、アライメント作業においては、基板とマスク
との重ね合わせ精度を向上するために、半導体基板上に
複数個形成された目盛入り座標軸（例えばＸ軸、Ｙ軸）
を設定したパターン（以下、バーニア・パターンと略す
）を用い、マスクずれの読み取り及びその読み値を用い
たアライメント補正を行なう。
以下、従来の半導体装置の製造方法の一実施例をバイポ
ーラ集積回路装置を例にとり、図面を参照して説明する
。
ーラ集積回路装置を例にとり、図面を参照して説明する
。
第２図は従来のバイポーラ集積回路装置において用いら
れているバーニア・パターンを示し、（ａ）は断面図、
（ｂ）は平面図である。このノく−ニア・パターンは、
Ｘ軸及びＹ軸方向に一定間隔の目盛となる段差パターン
から構成されている。
れているバーニア・パターンを示し、（ａ）は断面図、
（ｂ）は平面図である。このノく−ニア・パターンは、
Ｘ軸及びＹ軸方向に一定間隔の目盛となる段差パターン
から構成されている。
図中、２１は半導体基板、２２は半導体基板２１上の段
差、２３は半導体層、２４は半導体層２３表面上の段差
、２５はＮ＋型埋め込み層である。
差、２３は半導体層、２４は半導体層２３表面上の段差
、２５はＮ＋型埋め込み層である。
このバーニア・パターンは第３図に示すように次の製造
工程により形成される。
工程により形成される。
（１）Ｐ型シリコン半導体基板３１の表面に熱酸化法に
より二酸化シリコン（Ｓ１０２）膜を形成し、次いで、
フォトエツチング法により選択的にＳｉＯ□膜パターン
３２を形成する。［第３図（ａ）参照］ （２）次に、例えばアンチモン（Ｓｂ）をイオン打ち込
み後、前記ＳｉＯ□膜パターン３２を残した状態で長時
間のドライブ・イン（熱酸化）を行ない、Ｎ＋型埋め込
み層３３を形成する。［第３図（ｂ）参照コなお、図中
３４はＳ ｉ Ｏ２Ｉｌｌである。
より二酸化シリコン（Ｓ１０２）膜を形成し、次いで、
フォトエツチング法により選択的にＳｉＯ□膜パターン
３２を形成する。［第３図（ａ）参照］ （２）次に、例えばアンチモン（Ｓｂ）をイオン打ち込
み後、前記ＳｉＯ□膜パターン３２を残した状態で長時
間のドライブ・イン（熱酸化）を行ない、Ｎ＋型埋め込
み層３３を形成する。［第３図（ｂ）参照コなお、図中
３４はＳ ｉ Ｏ２Ｉｌｌである。
（３）さらに、前工程において形成された５ｔ０２膜３
４を除去後、気相エピタキシャル成長法によりＮ型半導
体層３６を形成し、前記半導体層３６の表面に半導体基
板３１の段差３５を対応した段差３７よりなるバーニア
・パターンを形成する。［第３図（ｃ）参照］ 以上により従来のバイポーラ集積回路装置において用い
られるバーニア・パターンが得られる。
４を除去後、気相エピタキシャル成長法によりＮ型半導
体層３６を形成し、前記半導体層３６の表面に半導体基
板３１の段差３５を対応した段差３７よりなるバーニア
・パターンを形成する。［第３図（ｃ）参照］ 以上により従来のバイポーラ集積回路装置において用い
られるバーニア・パターンが得られる。
以後のリングラフィ工程においては、このバーニア・パ
ターンを複数個用い、マスクずれの読み取り及びその読
み取り値を用いたアライメント補正が行なわれる。
ターンを複数個用い、マスクずれの読み取り及びその読
み取り値を用いたアライメント補正が行なわれる。
しかしながら、前述の従来技術では、半導体基板３１に
形成される段差３５が小さいために、前記半導体基板３
１上に半導体層３６をエピタキシャル成長すると半導体
層上に前記段差３５に対応した段差３７は小さいものと
なってしまい、バーニア・パターンは不明確な形状とな
る。
形成される段差３５が小さいために、前記半導体基板３
１上に半導体層３６をエピタキシャル成長すると半導体
層上に前記段差３５に対応した段差３７は小さいものと
なってしまい、バーニア・パターンは不明確な形状とな
る。
従って、以後のりソゲラフイエ程においては、バーニア
・パターンを用いたアライメント補正作業が著しく困難
かつ不正確なものとなってしまう。
・パターンを用いたアライメント補正作業が著しく困難
かつ不正確なものとなってしまう。
そこで従来の集積回路装置の設計ルールにおいては、重
ね合わせ余裕を大きく取らなければならず、集積回路装
置の微細化、高集積化の障害となっていた。
ね合わせ余裕を大きく取らなければならず、集積回路装
置の微細化、高集積化の障害となっていた。
さらに、前記エピタキシャル成長法による半導体層３６
の膜厚が厚くなると、半導体層の表面が完全に平坦化さ
れてしまい、バーニア・パターンとしての段差が消失（
ウォッシュ・アウト）されてしまい、以後のリングラフ
ィ工程におけるマスクずれの読み取りができず、アライ
メント補正作業ができないという問題点があった。
の膜厚が厚くなると、半導体層の表面が完全に平坦化さ
れてしまい、バーニア・パターンとしての段差が消失（
ウォッシュ・アウト）されてしまい、以後のリングラフ
ィ工程におけるマスクずれの読み取りができず、アライ
メント補正作業ができないという問題点があった。
ところで、前記半導体基板の段差３５を大きくするには
、前述のドライブ・インを長時間化すれば良いが、半導
体基板内のＮ＋型埋め込み層３３の不純物の濃度プロフ
ァイルに変化を来し、半導体装置の特性に影響を及ぼす
ため、前記段差の大きさには限界があった。
、前述のドライブ・インを長時間化すれば良いが、半導
体基板内のＮ＋型埋め込み層３３の不純物の濃度プロフ
ァイルに変化を来し、半導体装置の特性に影響を及ぼす
ため、前記段差の大きさには限界があった。
そこで、本発明はこのような問題点を解決するもので、
その目的とするところは、半導体装置の特性を変化させ
ることなく、ウォッシュ・アウトに影響されず、明瞭な
形状のバーニア・パターンを有した、重ね合わせ余裕が
小さい半導体装置を提供するところにある。
その目的とするところは、半導体装置の特性を変化させ
ることなく、ウォッシュ・アウトに影響されず、明瞭な
形状のバーニア・パターンを有した、重ね合わせ余裕が
小さい半導体装置を提供するところにある。
本発明の半導体装置は、
半導体基板内に少なくとも１導電型の埋め込み層を有し
、前記半導体基板の表面に半導体層を有する半導体装置
において、 前記半導体基板内にはエツチングにより溝が形成され、
前記半導体基板の表面に気相エピタキシャル成長法によ
り半導体層が形成され、前記半導体層の表面に前記溝に
対応した目盛入り座標軸を設定したパターンとしての段
差が形成されていることを特徴とする。
、前記半導体基板の表面に半導体層を有する半導体装置
において、 前記半導体基板内にはエツチングにより溝が形成され、
前記半導体基板の表面に気相エピタキシャル成長法によ
り半導体層が形成され、前記半導体層の表面に前記溝に
対応した目盛入り座標軸を設定したパターンとしての段
差が形成されていることを特徴とする。
〔実 施 例〕
以下、本発明の一実施例を図面に基づいて説明する。第
１図は本発明の半導体装置を示し、（ａ）は断面図、（
ｂ）は平面図である。このバーニア・パターンは、Ｘ軸
及びＹ軸方向に一定間隔の目盛となる段差パターンから
構成されている。
１図は本発明の半導体装置を示し、（ａ）は断面図、（
ｂ）は平面図である。このバーニア・パターンは、Ｘ軸
及びＹ軸方向に一定間隔の目盛となる段差パターンから
構成されている。
なお、図中、１１は半導体基板、１２は半導体基板１１
にエツチングにより形成された溝、１３は半導体層、１
４は半導体層１３表面の段差、１５はＮ＋型埋め込み層
である。
にエツチングにより形成された溝、１３は半導体層、１
４は半導体層１３表面の段差、１５はＮ＋型埋め込み層
である。
本発明の実施例においては、半導体基板１１にエツチン
グにより講１２が深く形成されているために、前記半導
体基板１１上に半導体層１３をエピタキシャル成長して
も、半導体層１３上の前記溝１２に対応した段差１４哄
小さくならず、バーニア・パターンは明確な形状となる
。
グにより講１２が深く形成されているために、前記半導
体基板１１上に半導体層１３をエピタキシャル成長して
も、半導体層１３上の前記溝１２に対応した段差１４哄
小さくならず、バーニア・パターンは明確な形状となる
。
従って、以後のフォトリングラフィ工程において正確な
マスクずれの読み取りができ、充分なアライメント補正
作業が行なえるため、集積回路装置の設計ルールにおけ
る重ね合わせ余裕を露光装置の能力値そのものとするこ
とができ、集積回路装置の微細化、高集積化が可能とな
る。さらに、アライメント作業が容易となるため、集積
回路装置の歩留り、信顆性等を大幅に向上することがで
きる。
マスクずれの読み取りができ、充分なアライメント補正
作業が行なえるため、集積回路装置の設計ルールにおけ
る重ね合わせ余裕を露光装置の能力値そのものとするこ
とができ、集積回路装置の微細化、高集積化が可能とな
る。さらに、アライメント作業が容易となるため、集積
回路装置の歩留り、信顆性等を大幅に向上することがで
きる。
さらに、講の深さを適当に設定することにより、従来例
におけるマスク合わせマーク消失の問題は回避すること
が可能である。
におけるマスク合わせマーク消失の問題は回避すること
が可能である。
また、溝の深さはエツチングにおいて任意に調整できる
ため、ドライブ・イン工程には依存せず、バーニア・パ
ターン製造工程が半導体素子の特性へ影響を及ぼすこと
はない。
ため、ドライブ・イン工程には依存せず、バーニア・パ
ターン製造工程が半導体素子の特性へ影響を及ぼすこと
はない。
次に、上記半導体装置の製造方法をバイポーラ集積回路
装置について、第４図を参照して順次説明する。
装置について、第４図を参照して順次説明する。
（１）Ｐ型シリコン半導体基板４１の表面に熱酸化によ
りＳ ｉ Ｏ２膜４２を４００〜１０００人程度形成し
、次いで気相成長法によりシリコン窒化（ＳｉｉＮ４）
膜４３を１０００〜２０００人程度形成する０次いで、
前記ＳｉＯ２膜と５ｉｓＮ４膜をフォトリソグラフィと
りアクティブエツチング（Ｒ’ＩＥ）法により選択的に
除去し、所望のマスク合わせ用パターンとバーニア・パ
ターンを形成する。［第４図（ａ＞参照］ （２）次に、前記Ｓ ｉ Ｏ’２膜４膜上２ ｉＮ ＜
膜４３とをマスクとしてＲＩＥ法により前記半導体基板
４１の表面側に０．３〜１μｍ程度の清４４を形成する
。［第４図（ｂ）参照］ （３）さらに、前記Ｓ ｉｓ Ｎ ４膜４３を除去後、
前記溝４４をマスク合わせ用マーク及びバーニア、パタ
ーンとしてＮ＋型埋め込み層のフォトリソグラフィを行
ない、レジストパターンを形成し、これをマスクとして
ｓｂもしくはひ素（Ａｓ）をイオン打込みする。次いで
、前記レジストを除去後ドライブ・インを行ないＮ１型
埋め込み層を形成する。（第４図に図示せず、） （４）前工程において形成されたＳ ｉ Ｏ２膜を除去
後、気相エピタキシャル成長法によりＮ型半導体層４５
を形成し、前記半導体４５の表面に半導体基板４１の溝
４４に対応した段差４６のバーニア・パターンを形成す
る。［第４図（ｃ）参照］なお、図中、４７はＮ＋型埋
め込み層である。
りＳ ｉ Ｏ２膜４２を４００〜１０００人程度形成し
、次いで気相成長法によりシリコン窒化（ＳｉｉＮ４）
膜４３を１０００〜２０００人程度形成する０次いで、
前記ＳｉＯ２膜と５ｉｓＮ４膜をフォトリソグラフィと
りアクティブエツチング（Ｒ’ＩＥ）法により選択的に
除去し、所望のマスク合わせ用パターンとバーニア・パ
ターンを形成する。［第４図（ａ＞参照］ （２）次に、前記Ｓ ｉ Ｏ’２膜４膜上２ ｉＮ ＜
膜４３とをマスクとしてＲＩＥ法により前記半導体基板
４１の表面側に０．３〜１μｍ程度の清４４を形成する
。［第４図（ｂ）参照］ （３）さらに、前記Ｓ ｉｓ Ｎ ４膜４３を除去後、
前記溝４４をマスク合わせ用マーク及びバーニア、パタ
ーンとしてＮ＋型埋め込み層のフォトリソグラフィを行
ない、レジストパターンを形成し、これをマスクとして
ｓｂもしくはひ素（Ａｓ）をイオン打込みする。次いで
、前記レジストを除去後ドライブ・インを行ないＮ１型
埋め込み層を形成する。（第４図に図示せず、） （４）前工程において形成されたＳ ｉ Ｏ２膜を除去
後、気相エピタキシャル成長法によりＮ型半導体層４５
を形成し、前記半導体４５の表面に半導体基板４１の溝
４４に対応した段差４６のバーニア・パターンを形成す
る。［第４図（ｃ）参照］なお、図中、４７はＮ＋型埋
め込み層である。
以上により本発明の半導体装置が得られる。なお、この
バーニア・パターンは基板上に複数個形成される。
・ 以後のリングラフィ工程においては、前記バーニア・パ
ターンが用いられ、順次層が重ねられ、バイポーラ集積
回路装置が得られる。
バーニア・パターンは基板上に複数個形成される。
・ 以後のリングラフィ工程においては、前記バーニア・パ
ターンが用いられ、順次層が重ねられ、バイポーラ集積
回路装置が得られる。
なお、上記実施例においては、溝を形成するのにＲＩＥ
法を用いたが、それに変えて、ウェット・エッチもしく
は等方性ドライエツチング等を用いてもよい。
法を用いたが、それに変えて、ウェット・エッチもしく
は等方性ドライエツチング等を用いてもよい。
また、上記一実施例においては、リソグラフィがフォト
（光）の場合を例示したが、これに変えてＸ線、ＥＢ（
電子線）の場合においても、本発明の効果が充分に発揮
されるものである。
（光）の場合を例示したが、これに変えてＸ線、ＥＢ（
電子線）の場合においても、本発明の効果が充分に発揮
されるものである。
以上述べたように本発明によれば、半導体基板にエツチ
ングにより深い溝が形成されているため、前記半導体基
板上に半導体層をエピタキシャル成長しても、半導体層
上には前記半導体基板の溝に対応した段差が形成され、
はっきりした形状のバーニア・パターンが得られる。
ングにより深い溝が形成されているため、前記半導体基
板上に半導体層をエピタキシャル成長しても、半導体層
上には前記半導体基板の溝に対応した段差が形成され、
はっきりした形状のバーニア・パターンが得られる。
従って、以後のりソゲラフイエ程において、正確なマス
クずれ値の把握ができ、その値を用い充分なアライメン
ト補正作業ができるため、集積回路装置の設計ルールに
おける重ね合わせ余裕を小さくすることができ、集積回
路装置の微細化、高集積化を可能ならしめるという効果
を有する。
クずれ値の把握ができ、その値を用い充分なアライメン
ト補正作業ができるため、集積回路装置の設計ルールに
おける重ね合わせ余裕を小さくすることができ、集積回
路装置の微細化、高集積化を可能ならしめるという効果
を有する。
また、アラビノ”ント作業が容易となるため、集積回路
装置の歩留り、信顆性等を大幅に向上することができる
。
装置の歩留り、信顆性等を大幅に向上することができる
。
さらに、バーニア・パターンの製造工程は半導体素子の
製造工程とは独立であるため、半導体素子の特性に影響
を与えることはない。
製造工程とは独立であるため、半導体素子の特性に影響
を与えることはない。
なお、本発明は実施例のようにバイポーラ集積回路装置
の場合に限定されることなく、バイポーラ素子とＭＯ８
素子との複合素子から成るＢｉ−ＭＯ３集積回路装置あ
るいは、ＭＯ３集積回路装置においてエピタキシャル成
長膜を用いた装置に適用可能であることは言うまでもな
い。
の場合に限定されることなく、バイポーラ素子とＭＯ８
素子との複合素子から成るＢｉ−ＭＯ３集積回路装置あ
るいは、ＭＯ３集積回路装置においてエピタキシャル成
長膜を用いた装置に適用可能であることは言うまでもな
い。
さらに、本発明の構造を半導体装置の識別用マーク（例
えば、文字もしくは数字）に適用し、半導体基板上に本
発明の構造によるバーニア・パターン及び識別用マーク
を同時に形成してもよい。
えば、文字もしくは数字）に適用し、半導体基板上に本
発明の構造によるバーニア・パターン及び識別用マーク
を同時に形成してもよい。
第１図（ａ＞、（ｂ）はそれぞれ、本発明の一実施例を
示す半導体装置の断面図及び平面図である。 第２図（ａ）、（ｂ）はそれぞれ、従来例を示す半導体
装置の断面図及び平面図である。 第３図（ａ）〜（ｃ）は、従来例を示す半導体装置の製
造工程断面図である。 第４図（ａ）〜（ｃ）は、本発明の一実施例を示す半導
体装置の製造工程断面図である。 １１．２１．３１．４１・半導体基板 １２．４４・・・・・・・溝 ２２．３５・・・・・・・半導体基板の段差１３．２３
．３６．４５・半導体層 １４．２４．３７．４６・半導体層表面の段差１５．２
５．３３．４７・Ｎ＋型埋め込み層３２．３４．４２・
・・・Ｓ ｉ Ｏ２膜４３・ ・ ・ ・ ・ ・ ・
・ ・ ・Ｓｉ３Ｎ４ｍ以上 出願人 セイコーエプソン株式会社 第 １ 図 箋 ２ 図 第 ３ 図 第 ４図
示す半導体装置の断面図及び平面図である。 第２図（ａ）、（ｂ）はそれぞれ、従来例を示す半導体
装置の断面図及び平面図である。 第３図（ａ）〜（ｃ）は、従来例を示す半導体装置の製
造工程断面図である。 第４図（ａ）〜（ｃ）は、本発明の一実施例を示す半導
体装置の製造工程断面図である。 １１．２１．３１．４１・半導体基板 １２．４４・・・・・・・溝 ２２．３５・・・・・・・半導体基板の段差１３．２３
．３６．４５・半導体層 １４．２４．３７．４６・半導体層表面の段差１５．２
５．３３．４７・Ｎ＋型埋め込み層３２．３４．４２・
・・・Ｓ ｉ Ｏ２膜４３・ ・ ・ ・ ・ ・ ・
・ ・ ・Ｓｉ３Ｎ４ｍ以上 出願人 セイコーエプソン株式会社 第 １ 図 箋 ２ 図 第 ３ 図 第 ４図
Claims (1)
- 【特許請求の範囲】 半導体基板内に少なくとも１導電型の埋め込み層を有
し、前記半導体基板の表面に半導体層を有する半導体装
置において、 前記半導体基板内にはエッチングにより溝が形成され、
前記半導体基板の表面に気相エピタキシャル成長法によ
り半導体層が形成され、前記半導体層の表面に前記溝に
対応した目盛入り座標軸を設定したパターンとしての段
差が形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63018800A JPH01194417A (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63018800A JPH01194417A (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194417A true JPH01194417A (ja) | 1989-08-04 |
Family
ID=11981664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63018800A Pending JPH01194417A (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194417A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201499A (ja) * | 2007-04-06 | 2007-08-09 | Denso Corp | 半導体基板およびその製造方法 |
| JP2011203760A (ja) * | 2011-07-12 | 2011-10-13 | Dainippon Printing Co Ltd | 文字記号部を有する基板、及び文字記号部の加工方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147179A (en) * | 1975-06-12 | 1976-12-17 | Fujitsu Ltd | Method of munufacturing of semiconductor device |
| JPS62252939A (ja) * | 1986-04-25 | 1987-11-04 | Seiko Epson Corp | 半導体装置のマスク合わせ用マ−ク |
-
1988
- 1988-01-29 JP JP63018800A patent/JPH01194417A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147179A (en) * | 1975-06-12 | 1976-12-17 | Fujitsu Ltd | Method of munufacturing of semiconductor device |
| JPS62252939A (ja) * | 1986-04-25 | 1987-11-04 | Seiko Epson Corp | 半導体装置のマスク合わせ用マ−ク |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2011203760A (ja) * | 2011-07-12 | 2011-10-13 | Dainippon Printing Co Ltd | 文字記号部を有する基板、及び文字記号部の加工方法 |
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