JPH01194859A - Ｆｅｔの駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 ＤＣ−ＤＣコンバータ回路の変成器の一次側電流を制御
するために該変成器の二次側の負荷電圧に基づいて制御
回路によりダイオードを介してオン／オフ制御されるＦ
ＥＴの駆動回路に関し、ＦＥＴを確実にオフにすること
ができ且つオン／オフの切り替え時間を短縮することを
目的とし、該Ｆ　Ｅ　Ｔのゲート−ソース間にエミッタ
ーコレクタが接続されたトランジスタと、該トランジス
タのベースと該ＦＥＴのゲートラインに接続され、該ト
ランジスタのオン電流が流れる程度にＸｉ　Ｆ　ＥＴの
ターンオフ電圧による電流を流して該エミッターコレク
タ間と該ゲート−ソース間とを同電位にする抵抗とで構
成する。

［産業上の利用分野］ 本発明はＦＥＴの駆動回路に関し、特にＤＣ−ＤＣコン
バータ回路の変成器の一次側電流を制御するために該変
成器の二次側の負荷電圧に基づいて制御回路によりダイ
オードを介してオン／オフ制御されるＦＥＴの駆動回路
に関するものである。

通信装置用電源回路としてのＤ（、−ＤＣコンバータ回
路は、通信技術の発達に伴い、その回路動作の安定化と
高周波化が必要になってきている。

〔従来の技術〕

従来のＦＥＴ（電界効果トランジスタ）の駆動回路が第
３図に示されており、図中、ＴはＤＣ−ＤＣコンバータ
回路の変成器、ＲＣＴは変成器′Ｆ１の二次側電圧を整
流する整流回路、Ｌは整流回路ＲＣＴに接続された負荷
、Ｃは負荷りの出力電圧に基づいてトランジスタＱのオ
ン／オフ時間を制御してＦＥＴＩに対するオン／オフ電
圧を変成器Ｔ２から発生する制御回路であり、これらの
回路は良く知られているものである。また、２はＰＮＰ
）ランジスタでそのエミッタがＦＥＴＩのゲートＧに接
続され、ベースががダイオードＤ１を介してエミッタに
接続されるとともに抵抗Ｒ１を介して制ｊ′ｎ回路Ｃの
出力端子に接続され、更にコレクタがダイオードＤ２を
介してＦＥＴＩのソースＳ及び制御′ｎ回路Ｃの他方の
出力端子に接続されたものであり、ＦＥＴＩはそのドレ
イン−ソース間が変成器Ｔ１の一次側に挿入されてその
電流をオン／オフ制御している。

次にこの従来例の動作を第４図の波形図を参照して説明
する。

まず、負荷Ｉ７の出力電圧により、制御回路Ｃの変成器
Ｔ２の出力電圧（オン電圧）は抵抗Ｒ１及びダイオード
Ｄ１を介してＦＥＴＩのＧ−８間に印加されてＦＥＴＩ
をオンにして変成器Ｔ１の一次側に電流を流し、変成器
Ｔ１の二次側に電圧を発生させる。この二次側電圧は整
流回路ＲＣＴで直流電圧に変換されて負荷りに供給され
る。

このとき、ＦＥＴＩのＣ−３間に印加されるオン電圧の
エネルギーは、Ｇ−８間の浮遊容量Ｃ。

に充電される。従って、制御回路Ｃの変成器Ｔ２の出力
電圧（ＦＥＴＩのＣ−５間のターンオフ電圧）が図示の
極性になろうとする瞬間に、点線で示すルート〔変成器
Ｔ２→浮遊容量Ｃｏ→トランジスタ２のエミッ汐→ベー
ス→抵抗Ｒ１→変成器Ｔ２）で電流が流れ、これにより
トランジスタ２にオン電流を流して浮遊容量Ｃｏの電圧
を一瞬にして放電する。

そして、浮遊容量Ｃｏがゼロ電圧になった後はターンオ
フ電圧により図示の逆極性に充電されて行き、点線の電
流が変位電流として流れ続けるが、浮遊容量Ｇｏは逆極
性に充電されているので、トランジスタ２のエミッター
コレクタ間には電流は流れない。

このようにして、ＦＥＴＩのＧ−５間には第４図（ａ）
に示すような波形の電圧が印加されることになり、この
電圧に従ってＦＥＴＩのオン／オフ動作が行われる。

〔発明が解決しようとする課題〕

上記の従来のＦＥＴの駆動回路では、トランジスタ２の
コレクタにダイオードＤ２を挿入している。これは、第
３図に示した極性のターンオフ電圧が印加されるとき、
そのターンオフ電圧による電流がコレクタ→ベース→抵
抗Ｒ１のルートで流れてしまい、トランジスタ２をオン
にすることができず浮遊容ｌｃｏの電荷を放出すること
ができなくなってしまうことを防止するためである。

このため、ターンオフ時、浮遊容量ｃｏによりトランジ
スタ２がオンになった時のトランジスタ士ダイオードの
両端電圧、即ちＦＥＴＩのＧ−５電圧は、トランジスタ
２のエミッターコレクタ間の飽和電圧■、＋ダイオード
Ｄ２の順電圧降下Ｖ１となり、このＶ、Ｅ＋Ｖ、が高い
とＦＥＴＩを確実にオフにすることができなくなり、回
路動作が不安定で誤動作の原因になることがあった。

また、第４図（ａ）に示すように、ＦＥＴＩのＧ−３間
はターンオフのための負の電圧が印加されるので、負電
位から正電位に移るまでに立ち上がり時間り、及び立ち
下がり時間１．が長くなってしまい、高周波化が図りに
くいという問題点があった。

従って、本発明は、ＤＣ−ＤＣコンバータ回路の変成器
の一次側電流を制御するために該変成器の二次側の負荷
電圧に基づいて制御回路によりダイオードを介してオン
／オフ制御されるＦＥＴの駆動回路において、ＦＥＴを
確実にオフにすることができ且つオン／オフの切り替え
時間を短縮することを目的とする。

〔課題を解決するための手段］ 本発明に係るＦＥＴの駆動回路では、第１図に概念的に
示すように、ＦＥＴＩのゲート−ソース間にエミッター
コレクタが接続されたトランジスタ２と、このトランジ
スタ２のベースとＦＥＴＩのゲートラインに接続され、
トランジスタ２のオン電流が流れる程度にＦＥＴＩのタ
ーンオフ電圧による電流を流して該エミッターコレクタ
間と該ゲート−ソース間とを同電位にする抵抗３とを設
けている。

〔作　　　用〕

第１図に示した本発明に係るＦＥＴの駆動回路において
は、ＦＥＴＩのオン電圧が制御回路Ｃから印加された時
、ＦＥＴＩをオンにするとともにその浮遊容量に電荷が
蓄えられる。そして、制御回路Ｃからターンオフ電圧が
発生される時、その浮遊容量の電荷はトランジスタ２の
ベース及び抵抗３を通って流れ、従ってトランジスタ２
をオンにすることにより瞬間的に消失する。この時、第
４図（ｂ）に示すようにＦＥＴＩの（、−３間電圧はト
ランジスタ２のエミッターコレクタ間の飽和電圧ＶｅＥ
まで低下する。

また、オフ電圧はトランジスタ２のコレクターベース間
のダイオード特性により抵抗３を流れる。

従っ７、ＦＥＴＩのＧ−８間ではトランジスタ２のエミ
ッターコレクタ間電圧と同電位になり実質的に零になる
。この時、第４図（ｂ）に示すようにＦＥＴＩのＧ−３
間型圧ＶＣＳは負にならず、立ち上がり時間ｔｒ１及び
立ち下がり時間ｔ、ｌ　は大幅に短縮される。

このようにして、ＦＥＴターンオフ時のＧ−Ｓ間電圧を
下げ、且つ負電圧にならないようにしている。

〔実　施　例〕

以下、本願発明に係るＦＥＴの駆動回路の実施例を説明
する。

第２図は第１図に示した本発明のＦＥＴの駆動回路にお
ける点線で示した部分の実施例を示したもので、同図（
ａ）では、制御回路Ｃからのオン電圧による短絡状態を
防ぐために周知の如く抵抗Ｒ１をダイオードＤ１と抵抗
３の並列回路と直列に挿入したもので、この抵抗Ｒ１は
第３図に示したものと同じである。

また、同図（ｂ）では、抵抗オードＤ１と上記の抵抗Ｒ
１との直列回路をトランジスタ２のエミックー抵抗３の
間に接続し、更にトランジスタ２のエミッターベース間
にダイオードＤ３を接続している。この場合のダイオー
ドＤ３はトランジスタ２のエミッターベース間に制御回
路Ｃ（第１図参照）のターンオン電圧が逆電圧として印
加されるのを防止するために用いられている。

また、同図（ｃ）では、同図（ｂ）におけるダイオード
Ｄ３を、ダイオードＤＩと抵抗Ｒ１との間に挿入し、ダ
イオードＤＩとＤ３との接続点とトランジスタ２のベー
スと抵抗３との接続点とを接続したものである。即ち、
トランジスタ２のエミッターコレクタ間に逆電圧が印加
されるのをダイオードＤ１が防止している。

上記の各抵抗３の抵抗値は、ＦＥＴＩの浮遊容量による
トランジスタ２０オン電流を妨げないようにトランジス
タ２にベース電流を流すような値を有しており、抵抗３
の抵抗値〉〉抵抗Ｒ１の抵抗値の関係に選ばれる。

尚、上記の実施例では、ＦＥＴとしてＭＯＳ型のものを
用いたが、接合型のものを用いてもよく、また、トラン
ジスタ２はＰＮＰ型を用いたが、ＮＰＮ型のものを用い
ても同様に実現できる。

〔発明の効果〕

以上のように、本発明のＦＥＴの駆動回路によれば、Ｆ
ＥＴのゲート−ソース間にエミッターコレクタが接続さ
れたトランジスタのベースとＦＥＴのゲートラインに接
続され、トランジスタのオン電流を妨げない程度にＦＥ
Ｔのターンオフ電圧による電流を流してトランジスタの
エミッターコレクタ間とＦＥＴのゲート−ソース間とを
同電位にする抵抗を設けたので、■ＦＥＴのターンオフ
時のゲート−ソース間電圧が下がり回路の誤動作を防止
することができ、■ＦＥＴの非導通時、ゲート−ソース
間に負の電圧が印加されないのでゲート−ソース間電圧
の立ち上がり及び立ち下がり時間が短縮され回路動作の
高周波化を図ることができる。

【図面の簡単な説明】

第１図は本発明に係るＦＥＴの駆動回路を概念的に示し
た図、 第２図は本発明に係るＦＥＴの駆動回路の実施例を示し
た回路図、 第３図は従来のＦＥＴの駆動回路の一例を示す図、 第４図は本発明及び従来例の動作を示す波形図、である
。 第１図において、 １・・・ＦＥＴ。 ２・・・トランジスタ、 ３・・・抵抗、 Ｔ・・・変成器、 ＲＣＴ・・・整流回路、 ■、・・・負荷、 Ｃ・・・制御回路、 Ｄｌ・・・ダイオード。 図中、同一符号は同−又は相当部分を示す。 本発明［こ係るＦＥＴの駆動回路 第１図 （α）（ｂ）（Ｃ） 本発明の実施例 第２図 従来例 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 ＤＣ−ＤＣコンバータ回路の変成器（Ｔ１）の一次側電
   流を制御するために該変成器（Ｔ１）の二次側の負荷電
   圧に基づいて制御回路（Ｃ）によりダイオード（Ｄ１）
   を介してオン／オフ制御されるＦＥＴ（１）の駆動回路
   において、 該ＦＥＴ（１）のゲート−ソース間にエミッターコレク
   タが接続されたトランジスタ（２）と、該トランジスタ
   （２）のベースと該ＦＥＴ（１）のゲートラインに接続
   され、該トランジスタ（２）のオン電流が流れる程度に
   該ＦＥＴ（１）のターンオフ電圧による電流を流して該
   エミッターコレクタ間と該ゲート−ソース間とを同電位
   にする抵抗（３）と、を備えたことを特徴とするＦＥＴ
   の駆動回路。