JPH01194861A - boost circuit - Google Patents
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- JPH01194861A JPH01194861A JP1462688A JP1462688A JPH01194861A JP H01194861 A JPH01194861 A JP H01194861A JP 1462688 A JP1462688 A JP 1462688A JP 1462688 A JP1462688 A JP 1462688A JP H01194861 A JPH01194861 A JP H01194861A
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は昇圧回路、特にＥ２ ＦＲＯＭに内蔵され、
電源電圧を昇圧して書込み電圧を得る昇圧回路に関する
。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) This invention is a booster circuit built in a booster circuit, particularly an E2 FROM,
The present invention relates to a booster circuit that boosts a power supply voltage to obtain a write voltage.
（従来の技術）
ＸＥ２ ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ Ｅｒａｓ
ａｂｌｅＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｒ＋
Ｉｙ Ｍｅｍｏｒｙ）は電源電圧がなくても、内部記憶
データを保持することができ、また、電気的に書換えも
可能である等の利点を持っている。(Prior technology) XE2 PROM (Electrical Eras
ableProgrammable Read Or+
Iy Memory) has the advantage that it can hold internally stored data even without a power supply voltage, and can also be electrically rewritten.
一般にＥ２ ＦＲＯＭは書換えの際、書込み電圧として
データ読み出し用電源電圧（＋５Ｖ）の数倍の電圧を必
要とする。このため、内部に昇圧回路を設けて電源電圧
を＋１５Ｖ〜＋２０Ｖ程度に昇圧して供給するようにし
ている。この場合の昇圧７ｕ圧は、電源電圧の変動によ
る低下分を考慮してやや高めに設定し、書込み不良が発
生しないような構成となっている。Generally, when rewriting an E2 FROM, a voltage several times the data read power supply voltage (+5V) is required as a write voltage. For this reason, a booster circuit is provided internally to boost the power supply voltage to about +15V to +20V and supply it. In this case, the boosted voltage 7u is set to be a little higher in consideration of the decrease due to fluctuations in the power supply voltage, and the structure is such that write failures do not occur.
従って、このような構成の昇圧回路では必要以上に過剰
昇圧することになり、高耐圧を考慮した回路設計が必要
である。また、電源電圧が高めに変動した場合、書込み
系回路内部に過剰電圧が印加されるのを防止するための
保護回路を必要とする等、回路規模が大きくなり、回路
効率の悪さが問題となっている。また、この昇圧回路を
電池で動作させる際、過剰昇圧をすることにより無駄な
電力を消費し、電池寿命の低下が早いという欠点もある
。Therefore, in a booster circuit having such a configuration, the voltage is boosted more than necessary, and a circuit design that takes into account high breakdown voltage is required. In addition, when the power supply voltage fluctuates to a high level, a protection circuit is required to prevent excessive voltage from being applied inside the write circuit, which increases the circuit size and causes problems with poor circuit efficiency. ing. Furthermore, when this booster circuit is operated with a battery, there is also a drawback that excessive boosting causes wasteful power consumption and a rapid reduction in battery life.
（発明が解決しようとする課＋８）
従来のＥ２ ＦＲＯＭに内蔵されている昇圧回路では、
電源電圧の変動による低下分を考慮してやや高めに設定
されている。このため保護回路の設置等、回路効率の悪
さが問題となっている。また、この昇圧回路を電池で動
作させる際、過剰昇圧をすることにより、無駄な電力を
消費し、電池寿命の低下が早いという欠点もある。(Question to be solved by the invention +8) In the booster circuit built in the conventional E2 FROM,
It is set slightly higher to account for the drop due to fluctuations in power supply voltage. For this reason, poor circuit efficiency, such as the installation of a protection circuit, has become a problem. Furthermore, when this booster circuit is operated with a battery, there is also a drawback that excessive boosting causes wasteful power consumption and a rapid reduction in battery life.
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、回路効率の改善及び消費電力削減の
向上がなされる昇圧回路を提供することにある。The present invention has been made in consideration of the above circumstances, and an object thereof is to provide a booster circuit that improves circuit efficiency and reduces power consumption.
［発明の構成］
（課題を解決するための手段）
この発明の昇圧回路は、それぞれ入力電圧が供給された
際に動作しその電圧を昇圧して出力する多段縦続接続さ
れた複数個の電圧昇圧回路と、この複数個の各電圧昇圧
回路の入力端子と電源電圧との間に設けられたスイッチ
回路と、電源電圧を検出する電源電圧検出手段と、この
電源電圧検出手段の検出結果に基づいて上記スイ・ソチ
回路のうちのいずれか１個を選択的に導通制御させる制
御手段とから構成される。[Structure of the Invention] (Means for Solving the Problems) The booster circuit of the present invention includes a plurality of voltage boosters connected in multi-stage cascade, each operating when an input voltage is supplied, boosting the voltage, and outputting the boosted voltage. a circuit, a switch circuit provided between the input terminal of each of the plurality of voltage boosting circuits and the power supply voltage, a power supply voltage detection means for detecting the power supply voltage, and a power supply voltage detection means based on the detection result of the power supply voltage detection means. and a control means for selectively controlling conduction of any one of the above-mentioned switch circuits.
（作用）
供給された電源電圧に応じて昇圧段数を選択する。これ
により、無駄な昇圧をしないで一定な書込み電圧を得る
。(Function) The number of boost stages is selected according to the supplied power supply voltage. As a result, a constant write voltage is obtained without unnecessary boosting.
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.
第１図はこの発明に係るＥ２ ＦＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ） Ｉ Ｃの書
込み系回路で使用される昇圧回路である。電源電位ＶＤ
Ｄには一定の電圧を出力する定電圧出力回路１が接続さ
れている。また、電源電位ＶＤＤには抵抗２．３．４の
一端がそれぞれ接続されている。上記定電圧出力回路１
の出力側にはＮチャネルＭＯＳトランジスタ５．６．７
の各ゲートが接続され、このトランジスタ５．６．７の
各ドレインは上記抵抗２．３．４それぞれの他端に、各
ソースは接地電位ＶＳＳに接続されている。また、抵抗
２とトランジスタ５、抵抗３とトランジスタ６、抵抗４
とトランジスタ７各々の接続点にはインバータ８．９．
１０の入力端子がそれぞれ接続されている。インバータ
８．９、ＩＯの出力端子はそれぞれＡＮＤゲート回路１
１．１２．１３各々の３入力端子に接続されている。こ
こでＡＮＤゲート回路１１の第１、第２の入力端子には
それぞれインバータ■０．９の出力信号が入力され、第
３の入力端子にインバータ８の反転された出力信号が入
力される。また、ＡＮＤゲート回路１２の第１の入力端
子にはインバータ１０の出力信号が入力され、第２、第
３の入力端子にはインバータ９．８それぞれの反転され
た出力信号が入力される。FIG. 1 shows an E2 FROM (Electr) according to the present invention.
ical Erasable Programmable
(Read Only Memory) This is a booster circuit used in the IC write system circuit. Power supply potential VD
A constant voltage output circuit 1 that outputs a constant voltage is connected to D. Further, one ends of resistors 2, 3, and 4 are respectively connected to the power supply potential VDD. Above constant voltage output circuit 1
On the output side of the N-channel MOS transistor 5.6.7
Each drain of the transistor 5.6.7 is connected to the other end of the resistor 2.3.4, and each source of the transistor 5.6.7 is connected to the ground potential VSS. Also, resistor 2 and transistor 5, resistor 3 and transistor 6, resistor 4
Inverters 8, 9, .
Ten input terminals are connected to each. The output terminals of inverter 8.9 and IO are each AND gate circuit 1
1.12.13 are connected to each of the three input terminals. Here, the output signal of the inverter 0.9 is input to the first and second input terminals of the AND gate circuit 11, respectively, and the inverted output signal of the inverter 8 is input to the third input terminal. Furthermore, the output signal of the inverter 10 is input to the first input terminal of the AND gate circuit 12, and the inverted output signals of the inverters 9.8 are input to the second and third input terminals.
また、ＡＮＤゲート回路１３の第１、第２、第３の入力
端子にはそれぞれ各インバータ１０．９．８の反転され
た出力信号が入力される。そして、ＡＮＤゲート回路１
１．１２．１３の出力端子はそれぞれラッチ回路１４．
１５．１６のデータ入力端、子りに接続されている。ま
た、ラッチ回路１４．１５．１６にはそれぞれラッチ制
御端子りが設けられており、ラッチ制御信号ＬＣが供給
される。このラッチ回路■４．１５．１Ｂそれぞれの反
転出力端子ＱはＰチャネルＭＯ８）ランジスタ１７．１
８．１９各々のゲートに接続されている。このトランジ
スタ１７．１８、ＩＱそれぞれのソースは電源電圧ＶＤ
Ｄに接続されており、ドレインはそれぞれ昇圧回路２０
．２１．２２に接続されている。そして、昇圧回路２０
の出力は昇圧回路２１に供給されるようになっており、
また、昇圧回路２１の出力は昇圧回路２１に供給される
ようになっており、昇圧回路２２の出力が書込み電圧ｖ
ｐｐとして内部回路に供給される。上記各昇圧回路２０
．２１．２２は入力電圧が与えられた時にのみ入力電圧
を昇圧して出力する。Furthermore, the inverted output signals of the respective inverters 10.9.8 are input to the first, second, and third input terminals of the AND gate circuit 13, respectively. And AND gate circuit 1
The output terminals of 1.12.13 are each connected to a latch circuit 14.
15. The data input terminal of 16 is connected to the child. Further, each of the latch circuits 14, 15, and 16 is provided with a latch control terminal, and is supplied with a latch control signal LC. This latch circuit ■4.15.1B each inverting output terminal Q is P channel MO8) transistor 17.1
8.19 connected to each gate. The sources of these transistors 17, 18 and IQ are the power supply voltage VD
D, and the drains are connected to the booster circuit 20.
．． Connected to 21.22. And the booster circuit 20
The output of is supplied to the booster circuit 21,
Further, the output of the booster circuit 21 is supplied to the booster circuit 21, and the output of the booster circuit 22 is set to the write voltage v.
It is supplied to the internal circuit as pp. Each of the above booster circuits 20
．． 21 and 22 boost the input voltage and output it only when the input voltage is applied.
」二記実施例回路の動作を説明する。定電圧出力回路１
には電源電圧ＶＤＤが供給され、一定の電圧ｖ１が出力
される。この電圧ｖ１によってトランジスタ５．６．７
は導通状態になり、抵抗２．３．４には一定の電流が流
れる。これにより、抵抗２．３．４ではそれぞれの抵抗
値に比例した電圧降下が発生する。ここで、抵抗２．３
．４それぞれの抵抗値Ｒ２、Ｒ３、Ｒ４の大きさの大小
関係がＲ２＜Ｒ３＜Ｒ４とすると、インバータ８．９．
１０の入力電圧はインバータ８が最も小さく、インバー
タ１０が最も大きくなり、最も小さいインバータ８の入
力電圧が各インバータ８．９．１０の高レベルの閾値電
圧以上となるように上記電流値及び抵抗値が設定されて
いる。そして、上記インバータ８．９．１０の出力信号
はそれぞれＡＮＤゲート回路１１．１２．１３各々の３
入力端子に入力され、インバータ８．９．１０の出力信
号はＡＮＤゲート回路１１．１２．１３によってデコー
ド処理される。” The operation of the second embodiment circuit will be explained. Constant voltage output circuit 1
is supplied with a power supply voltage VDD, and outputs a constant voltage v1. This voltage v1 causes the transistor 5.6.7
becomes conductive, and a constant current flows through the resistor 2.3.4. As a result, a voltage drop occurs in the resistors 2, 3, and 4 in proportion to their respective resistance values. Here, resistance 2.3
．． 4. If the magnitude relationship of the respective resistance values R2, R3, and R4 is R2<R3<R4, then the inverter 8.9.
The input voltage of 10 is the smallest in inverter 8, the largest in inverter 10, and the above current value and resistance value are set so that the input voltage of the smallest inverter 8 is equal to or higher than the high-level threshold voltage of each inverter 8, 9, and 10. is set. The output signals of the inverters 8, 9, and 10 are respectively output from the AND gate circuits 11, 12, and 13.
The output signal of the inverter 8.9.10 is input to the input terminal and is decoded by the AND gate circuit 11.12.13.
例えば、電源電圧ＶＤＤが充分に高い状態では、インバ
ータ８．９、ｌＯの入力電圧は“１”レベルとなり、こ
れら各インバータ８． ９．１０の出力は全て“０２レ
ベルになるので、ＡＮＤゲート回路１３の出力レベルの
みが″１ｍレベルになる。この状態でラッチ制御信号Ｌ
Ｃが°０”レベルになると、ラッチ回路１６の反転出力
端子から“０”レベルの信号が出力される。この“０”
レベルの信号によりトランジスタ１９がオンし、昇圧回
路２２が指定される。この結果、電源電圧ＶＤＤはトラ
ンジスタ１９を介して昇圧回路２２に入力され、この昇
圧回路２２でＶＤＤを昇圧することによって得られる書
込み電圧ｖｐｐが出力される。For example, when the power supply voltage VDD is sufficiently high, the input voltages of inverters 8.9 and 1O are at the "1" level, and each of these inverters 8.9 and 1O has a "1" level. Since all outputs of 9.10 are at the "02 level," only the output level of the AND gate circuit 13 is at the "1m level." In this state, the latch control signal L
When C reaches the °0" level, a signal of the "0" level is output from the inverting output terminal of the latch circuit 16. This "0"
The transistor 19 is turned on by the level signal, and the booster circuit 22 is designated. As a result, power supply voltage VDD is input to booster circuit 22 via transistor 19, and write voltage vpp obtained by boosting VDD in booster circuit 22 is output.
電源電圧ＶＤＤがやや低下し、インバータ１０の入力電
圧がインバータ１０の閾値電圧よりも低くなると、イン
バータ１０の出力レベルが１”になり、ＡＮＤゲート回
路１２の出力レベルのみが１”レベルになる。この状態
でラッチ制御信号ＬＣが“０″レベルになると、ラッチ
回路１５の反転出力端子から“０”レベルの信号が出力
される。この“０”レベルの信号によりトランジスタ１
８がオンし、昇圧回路２１が指定される。この結果、電
源電圧ＶＤＤはトランジスタ１８を介して昇圧回路２１
で昇圧される。この昇圧回路２１の出力は昇圧回路２２
に供給され、さらにここで昇圧される。従って、この場
合は２個の昇圧回路２１．２２で充分な昇圧が行われる
ことにより書込み電圧ＶＰＰが出力される。When the power supply voltage VDD slightly decreases and the input voltage of the inverter 10 becomes lower than the threshold voltage of the inverter 10, the output level of the inverter 10 becomes 1'', and only the output level of the AND gate circuit 12 becomes the 1'' level. When the latch control signal LC becomes "0" level in this state, a "0" level signal is output from the inverting output terminal of the latch circuit 15. This "0" level signal causes transistor 1 to
8 is turned on, and the booster circuit 21 is designated. As a result, the power supply voltage VDD is supplied to the booster circuit 21 via the transistor 18.
The pressure is boosted by The output of this booster circuit 21 is the booster circuit 22
and is further boosted here. Therefore, in this case, the write voltage VPP is output by sufficiently boosting the voltage with the two boosting circuits 21 and 22.
電源電圧ＶＤＤがさらに低下してインバータ９の閾値電
圧よりも低くなると、その出力レベルも“１″になり、
ＡＮＤゲート回路１１の出力レベルのみが“１“レベル
になる。そして、ラッチ制御信号ＬＣが“０”レベルに
なると、ラッチ回路１４の反転出力端子から“０ルベル
の信号が出力される。この“０”レベルの信号によりト
ランジスタ１７がオンし、昇圧回路２０が指定される。When the power supply voltage VDD further decreases and becomes lower than the threshold voltage of the inverter 9, its output level also becomes "1",
Only the output level of the AND gate circuit 11 becomes "1" level. When the latch control signal LC becomes "0" level, a signal of "0 level" is output from the inverted output terminal of the latch circuit 14. This "0" level signal turns on the transistor 17, and the booster circuit 20 turns on. It is specified.
この結果、電源電圧ＶＤＤは昇圧回路２０．２１及び２
２を介して順次昇圧され、書込み電圧ＶＰＰが出力され
る。As a result, the power supply voltage VDD is
2, and the write voltage VPP is output.
このように、上記実施例回路によれば、電源電圧ＶＤＤ
の低下の程度に対応して３個の昇圧回路２０．２１．２
２を動作させるようにしているので、従来のように始め
から過剰昇圧をする必要がないので余分な高耐圧化が不
要となる。また、昇圧動作しない昇圧回路は電力を消費
しないので、無駄な電力消費を省くことができ、電池で
動作させた際にその寿命を長くすることができる等の利
点がある。In this way, according to the above embodiment circuit, the power supply voltage VDD
Three booster circuits 20.21.2 depending on the degree of decrease in
2 is operated, there is no need to increase the voltage excessively from the beginning as in the conventional case, and there is no need to increase the breakdown voltage excessively. In addition, since a booster circuit that does not perform boosting operation does not consume power, it has the advantage of being able to eliminate wasteful power consumption and extending its lifespan when operated with a battery.
第２図はこの発明の他の実施例による構成を示す回路図
である。この実施例回路ではＯＲゲート回路２３を設け
、第１図回路内のインバータ８の出力信号とＲ２ＦＲＯ
Ｍのチップイネーブル信号で下との論理和をこのＯＲゲ
ート回路２３でとり、その出力−σ１゛′を内部チップ
イネーブル信号として使用するようにしたものである。FIG. 2 is a circuit diagram showing a configuration according to another embodiment of the invention. In this embodiment circuit, an OR gate circuit 23 is provided, and the output signal of the inverter 8 in the circuit of FIG.
This OR gate circuit 23 performs a logical sum with the M chip enable signal and the output -σ1' is used as an internal chip enable signal.
このような構成にすれば、電池消耗時等、異常に電源電
圧が低下した場合に、インバータ８の出力信号レベルが
“１°になることにより、強制的にチ、ノブイネーブル
信号テＴ′のレベルが“１“となりＲ２ＦＲＯＭ全体の
回路動作を停止させることができる。With such a configuration, when the power supply voltage drops abnormally such as when the battery is exhausted, the output signal level of the inverter 8 becomes "1°" and the knob enable signal T' is forcibly turned off. The level becomes "1" and the circuit operation of the entire R2FROM can be stopped.
なお、この上記実施例回路ではＭＯＳ型トランジスタを
用いて回路を構成しているが、バイポーラトランジスタ
及びＴＴＬ （）ランジスタ・トランジスタ・論理回路
）等を用いて構成してもよい。Although the circuit of this embodiment uses MOS type transistors, it may also be configured using bipolar transistors, TTL (transistors, transistors, logic circuits), and the like.
また、１つの集積回路内に存在しないで個々のトランジ
スタ、抵抗、集積回路等を用いて構成したものであって
もよい。Furthermore, it may be configured using individual transistors, resistors, integrated circuits, etc. without existing in one integrated circuit.
また、昇圧回路の数は幾つでもよく、また、ラッチ制御
信号ＬＣは外部から与えるに限らず、電源の立上がり時
に発生するような回路内部の生成信号であってもよい。Further, the number of booster circuits may be any number, and the latch control signal LC is not limited to being applied externally, but may be a signal generated within the circuit such as that generated when the power supply is turned on.
さらに定電圧出力回路１及び昇圧回路２０ないし２２に
ついては、いかなる構成のものでもよい。Further, the constant voltage output circuit 1 and the booster circuits 20 to 22 may have any configuration.
［発明の効果］
以上詳述したようにこの発明によれば１、電圧低下時の
信頼性の向上とともに電池寿命の延長化が図れる昇圧回
路を提供することができる。[Effects of the Invention] As detailed above, according to the present invention, 1. it is possible to provide a booster circuit that can improve reliability during voltage drop and extend battery life.
第１図はこの発明の一実施例による構成を示す回路図、
第２図はこの発明の他の実施例による構成を示す回路図
である。
１・・・定電圧出力回路、２，３．４・・・抵抗、５．
６．７・・・ＮチャネルＭＯＳ）ランジスタ、８、 ９
． １０・・・インバータ、１１．１２． １３・・・
ＡＮＤゲート回路、１４．１５．１６・・・ラッチ回路
、１７．１８．１９・・・ＰチャネルＭＯ８ｈランジス
タ、２０．２１．２２・・・昇圧回路。
出願人代理人 弁理士 鈴江武彦FIG. 1 is a circuit diagram showing a configuration according to an embodiment of the present invention;
FIG. 2 is a circuit diagram showing a configuration according to another embodiment of the invention. 1... Constant voltage output circuit, 2, 3.4... Resistor, 5.
6.7...N channel MOS) transistor, 8, 9
．． 10... Inverter, 11.12. 13...
AND gate circuit, 14.15.16... latch circuit, 17.18.19... P channel MO8h transistor, 20.21.22... booster circuit. Applicant's agent Patent attorney Takehiko Suzue
Claims (1)
圧して出力する多段縦続接続された複数個の電圧昇圧回
路と、 上記複数個の各電圧昇圧回路の入力端子と電源電圧との
間に設けられたスイッチ回路と、電源電圧を検出する電
源電圧検出手段と、 上記電源電圧検出手段の検出結果に基づいて上記スイッ
チ回路のうちのいずれか１個を選択的に導通制御させる
制御手段と を具備したことを特徴とする昇圧回路。[Scope of Claims] A plurality of voltage booster circuits connected in multi-stage cascade, each of which operates when an input voltage is supplied, boosts and outputs the voltage, and an input terminal of each of the plurality of voltage booster circuits; A switch circuit provided between the power supply voltage and the power supply voltage, a power supply voltage detection means for detecting the power supply voltage, and selectively conducting one of the switch circuits based on the detection result of the power supply voltage detection means. A booster circuit comprising a control means for controlling the voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1462688A JPH01194861A (en) | 1988-01-27 | 1988-01-27 | boost circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1462688A JPH01194861A (en) | 1988-01-27 | 1988-01-27 | boost circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194861A true JPH01194861A (en) | 1989-08-04 |
| JPH0574307B2 JPH0574307B2 (en) | 1993-10-18 |
Family
ID=11866409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1462688A Granted JPH01194861A (en) | 1988-01-27 | 1988-01-27 | boost circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194861A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102214991A (en) * | 2010-04-02 | 2011-10-12 | 英业达股份有限公司 | Relay circuit of serial peripheral interface |
| JP2016091844A (en) * | 2014-11-06 | 2016-05-23 | アール・ビー・コントロールズ株式会社 | Lighting device |
-
1988
- 1988-01-27 JP JP1462688A patent/JPH01194861A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102214991A (en) * | 2010-04-02 | 2011-10-12 | 英业达股份有限公司 | Relay circuit of serial peripheral interface |
| JP2016091844A (en) * | 2014-11-06 | 2016-05-23 | アール・ビー・コントロールズ株式会社 | Lighting device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574307B2 (en) | 1993-10-18 |
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