JPH01196171A - バイポーラトランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、集積回路を構成するバイポーラトランジスタ
に係わり、特に高速・低消費電力性能を持つバイポーラ
トランジスタに関する。

（従来の技術） 近年、集積回路を構成するバイポーラトランジスタの構
造及び製造方法か種々提案されているが、これらのうち
で本願に関連性を有すると考えられる技術を以下に示す
。

まず、特公昭［１Ｏ−８１８６２号公報では、第７図（
ａ）に示す如く、エミッタ領域７１．ベース領域７２及
びコレクタ領域７３が自己整合されているプレーナ型の
自己整合バイポーラトランジスタの構造が述べられてい
る。この構造の特徴は、■　エミッタ・ベース接合は非
常に寸法か小さく、基本的に平坦である。

■　ベース・コレクタ接合は基本的に平面状であり、エ
ミッタ・ベース接合と面積が略同じである。

■　伝導性の高いポリシリコン領域７４が垂直なエミッ
タ、ベース及びコレクタ領域を取り囲んでいる。第１及
び第２の絶縁材料７５．７６がそれぞれエミッタ領域７
１及びコレクタ領域７３をポリシリコン領域７４から電
気的に絶縁しており、ポリシリコン領域７４は活性ベー
スに対する側方接点及び金属ベース接点として働く。

１９８０年に固体素子コンファレンスで発表され、１９
８１年に（Ｊａｐｌ、ｏｒＡｐｐｌ、Ｐｈｙｓ、ｖｏｌ
、２０，５ｕｐｐｌ。

２０−１．ｐｐ、１４９−１５３　）に掲載された’Ｆ
ｌａｔ　ＥｍｉｔｔｅｒＴｒａｎｓｉｓｔｏｒ　ｗｉｔ
ｈ　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｂａ５ｅ”　と題する
藤田等の論文では、第７図（ｂ）に示す如く、■エミッ
タ・ベース接合は基本的に平坦である。

■外部ベースの導電型を与える不純物濃度はエミッタ領
域７］に極めて近い位置まで高く、ベース抵抗は小さい
。

と述べられている。

また、１９８１年に（Ｉｎｔｅｒｎａｔｉｏｎａｌ　５
ｏｌｉｄ−３ｔａｔｅＣｉｒｃｕｉｔｓ　Ｃｏｎｒｅｒ
ｅｎｃｅ　）で発表された“Ｓｅｌｒ−ＡＩｉｇｎｅｄ
　Ｔｒａｎｓｉｓｔｏｒ　ｗＮｈ　５ｉｄｅｖａｌｌ　
Ｂａ５ｅＥｌｅｃｔｒｏｄｅ”と題する中村等の論文で
は、第７図（ｃ）に示す如（、 ■ベース・コレクタ接合及びコレクタ領域７３の一部の
側方部は絶縁物７５．７６により囲まれている。

■絶縁物７６の上に位置し、ベース領域７２に電気的接
触を与える多結晶シリコン領域７４を有する。

■多結晶シリコン領域７４とベース領域７２の間に、上
記コレクタ領域７３の一部にしみたした外部ベース領域
を有する。

■外部ベース領域とエミッタ領域７１とは側方部で接触
している。

と述べられている。

ここで、高速及び低消費電力性能を持つバイポーラトラ
ンジスタ構造の基本的な考え方は、浅い垂直接合構造と
、；」１さな水平幾何構造とを実現することである。上
記した３種のトランジスタ構造は、この考え方に従って
提案されたものであるのは言うまでもない。従来、バイ
ポーラトランジスタの動作速度は、垂直方向に１次元の
電荷の走行時間によって支配されると言うモデルが基本
となっており、上記３種のトランジスタ構造はまさにこ
の１次元構造を実現するものであると言える。

しかしながら、近年、計算機を使ったシミュレーション
により、バイポーラトランジスタの大振幅信号での動作
速度はコレクタ領域に形成されるベース押出し領域の垂
直方向のみでなく、水平方向をも含めた２次元方向の電
荷の充放電が支配的であると言う結果が本発明者等によ
り明らかにされた（電子情報通信学会技術報告、ＳＤＭ
　８７−９９．ｐＩＩ）。

８１−８８　＞。このため、前記した従来構造において
も、十分な高速化かはかられているとは言えなくなって
いる。

（発明が解決しようとする課題） このように、従来のバイポーラトランジスタでは、大振
幅信号動作時においてベース押出し領域の充放電速度か
十分てはなく、トランジスタ動作速度の十分なる高速化
をはかることは困難であった。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、大振幅信号動作時においてベース押
出し領域を形成する過剰電荷の充放電を速めることがで
き、トランジスタ動作速度の高速化をはかり得るバイポ
ーラトランジスタを提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明の骨子は、エミッタ・ベース接合と共に、ベース
・コレクタ接合の改良により、ベース押し出し領域の２
次元方向の充放電速度を十分に速めることにある。

即ち本発明は、半導体基板上に、第１導電型のコレクタ
領域、第２導電型のベース領域及び第１導電型のエミッ
タ領域を上記順に積層し、且つベース領域及びコレクタ
領域の一部を側方部で取り囲み、ベース領域にはオーム
接合、コレクタ領域にはｐｎ接合を与える第２導電型の
外部ベース領域を設けたバイポーラトランジスタにおい
て、ベース・エミッタ接合を平坦に形成し、且つベース
・コレクタ接合をベース幅が外部ベース領域に向かって
広がるようにベース・エミッタ接合に対して傾斜を持つ
ように形成したものである。

（作　用） 本発明によれば、内部ベース領域から外部ベース領域に
向って電気抵抗か低くなっているため、真性トランジス
タ周辺領域でベース幅が広がるにも拘らず、ベース押し
出し領域の過剰電荷の充放電が速くなり、スイッチング
速度の大幅な改善が可能となる。また、エミッタ・ベー
ス接合を平坦にしているので、エミッタ領域が直接高不
純物濃度の外部ベース領域に接することはなく耐圧が高
くなり、さらにベース押出し領域の水平方向への広がり
を防止することができる。しかも、高速動作に重要な内
部・外部ベース結合部の抵抗が低くなっているため、内
部ベース領域の不純物濃度が低くても高速性は得られる
。従って、バイポーラトランジスタの動作速度に多大な
影響を与えるベース押出し領域の過剰電荷の充電放電が
速くなり、スイッチング速度の大幅な改善が可能となる
。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わるバイポーラトランジ
スタの概略構成を示す断面図である。図中１１は８１基
板、１２はＮ＋型コレクタ埋込み層、１３はｎ型コレク
タ、１４はＰ型ベース、１５はＮ型エミッタであり、こ
れらは上記順に積層されている。コレクタ１３及びベー
ス］４の側方部には、コレクタ・ベース接合部を囲むよ
うにＰ＋型の外部ベース領域１６か設けられている。

外部ベース領域１６の下には、コレクタ１３の側方部を
囲むように第１の絶縁体１７か埋込まれている。外部ベ
ース１６の上には、ベース・エミッタ接合部を囲むよう
に第２の絶縁体１８か形成されている。

なお、ベース・コレクタ接合は、ベース・エミッタ接合
の直下で平坦で、周辺部でベース幅か外部ベース領域１
６に向って広がるように形成されている。また、２１，
２２．２３はそれぞれ電極を示しており、２１はエミッ
タ電極、２２はベース電極、２３はコレクタ電極である
。

第２図は上記トランジスタの中央部（Ａ−Ａ’　）より
右側の不純物分布を模式的に示す図であり、外部ベース
領域及び絶縁領域も含めて描いである。

また、第３図は外部ベース領域１６の深さ方向の不純物
分布と、所望のベース押出し状態のトランジスタの中心
の深さ方向の電荷分布を合わせて模式的に描いたもので
ある。−点鎖線は、第１図のＡ−Ａ’線に沿ったベース
Ｐ型不純物濃度の分布を示し、破線は所望の端子電圧に
おける最大ベース押出し状態でのＡ−Ａ’線に沿った正
孔濃度の分布を示し、実線は第１図のＢ−Ｂ’線に沿っ
た外部ベース領域１６のＰ型不純物濃度の分布を示して
いる。

第３図から判るように、超高速バイポーラトランジスタ
で非常に重要なベース押出し領域の過剰電荷の充放電を
速くするために、従来と違ってベース押出し領域の横に
位置する深い領域まで外部ベース領域１６の不純物濃度
を増加させている。

しかも、内部ベース領域の幅を外部ベース領域に向って
広げることにより、内部・外部ベース結合部の抵抗を低
くしている。また、エミッタ・ベース間の耐圧を維持し
、且つベース押出し領域の水平方向への広がりを防ぐた
めに、第２図から判るようにベース・エミッタ接合を平
坦にし、外部ベース領域１６の水平方向の濃度変化を急
峻にし、外部ベース領域１６を耐圧的に可能な限り中心
に近イ・１けている。さらに、外部ベース・コレクタ接
合の容量を減少させるために、外部ベース領域１６の一
部に直下で接し、コレクタ側方側の一部を取り囲む絶縁
体１７を設けている。

次に、上記実施例構造のバイポーラトランジスタを製造
方法について説明する。

まず、第４図（ａ）に示す如く、Ｐ型車結晶シリコンウ
ェハ１１の限定された領域にＮ型不純物を高濃度に導入
して、Ｎ＋型コレクタ埋込み層１２を形成する。不純物
としては、砒素やアンチモン等を用いることかできる。

次いで、第４図（ｂ）に示す如く、コレクタ埋込み層１
２上に厚さ約１μｍのＮ型エピタキシャル層１３を形成
する。

続いて、Ｎ型エピタキシャル層１３の表面を酸化して５
００人のシリコン酸化膜３１を形成する。

さらに、シリコン窒化膜３２．シリコン酸化膜３３及び
シリコン窒化膜３４を化学気相成長法（ＣＶＤ法）によ
り堆積する。その後、第４図（Ｃ）に示す如く、レジス
トをマスクとして、異方性の反応性イオンエツチング（
ＲＩ　Ｅ）により、６膜３４．３３，３２．３１をエツ
チングし、引続いてＮ型エピタキシャル層１３及びＮ＋
コレクタ埋込み層の一部をエツチングし、メサ領域３５
を形成する。

次いで、第４図（ｄ）に示す如く、ＲＩＥにより露出し
たメサ領域３５及びＮ＋型コレクタ埋込み層１２の表面
を酸化して１００人のシリコン酸化膜を形成したのち、
ＣＶＤ法を用いて４０００人のシリコン酸化膜３６を形
成する。続いて、平坦化用のレジスト３７を塗布する。

次いで、第４図（ｅ）に示す如く、ＲＩＥによりレジス
ト３７の一部及びシリコン酸化膜３６のメサ領域３５上
に位置する領域をエツチングして、シリコン窒化膜３４
の表面を露■させる。その後、第４図（１゛）に示ず如
く、メサ領域３５とレジスト３７の間に位置するシリコ
ン酸化膜３６をＲＬＥによりエツチングし、レジスト３
７を除去し、シリコン酸化膜３６の一部を残す。

次いで、第４図（ｇ）に示す如く、露出したメサ領域の
表面を薄く酸化して、シリコン酸化膜３８を形成する。

続いて、シリコン窒化膜３９をＣＶＤ法を用いて堆積さ
せる。次いて、第４図（ｈ）に示す如く、異方性のＲＩ
Ｅによりメサ領域３５の側方部にシリコン窒化膜のサイ
ドウオール４０を残して３９をエツチングする。その後
、第４図（ｉ）に示す如く、シリコン窒化膜４０のサイ
ドウオールをマスクとして選択酸化により、メサ型部下
側が上部側より細くなるようにシリコン酸化膜４１を成
長させる。

次いで、第４図（ｊ）に示す如く、シリコン窒化膜のサ
イドウオール４０及びシリコン酸化膜のサイドウオール
３８を除去したのち、硼素を含むＰ型多結晶シリコン膜
４２を堆積する。続いて、第４図（ｋ）に示す如く、レ
ジストを用いたエッチバック平坦化法により、シリコン
酸化膜３１．シリコン窒化膜３２を残してメサ型領域３
５の多結晶シリコン膜４２を除去し平坦化する。その後
、第４図（１）に示す如く、シリコン窒化膜３２をマス
クとして、露出した多結晶シリコン膜４２の表面を酸化
・しシリコン酸化膜４３を形成する。この際、多結晶シ
リコン膜４２よりメサ型領域３５の側壁に硼素が拡散し
、外部ベース領域１６が形成される。

次いで、第４図（ｍ）に示す如く、シリコン窒化膜３２
．シリコン酸化膜３１及びシリコン酸化膜４３の表面の
一部をエツチングした後、砒素を含む非晶質シリコンを
堆積させた後、イオン注入法により硼素を打込み、ベー
ス領域１４を形成する。

続いて、アニールにより硼素を電気的に活性化させ、外
部ベース領域１６との間にＰ型の電気的接続を得ると同
時に、非晶質シリコンを単結晶化させエミッタ１５とす
る。この際、エミッタとべ一スの接合の周囲はシリコン
酸化膜４３によって包囲する。続いて、上記単結晶化し
たシリコンをエミッタ１５部分を残して除去する。これ
以降は、ベース、コレクタ電極形成領域を開口した後、
各電極をＡ、Ｑによって形成することにより、前記第１
図に示す構造のバイポーラトランジスタが完成すること
になる。

次に、上記実施例構造を用いることによりトランジスタ
のスイッチング特性が改善されることを、２次元デバイ
スシミュレーションにより実施した結果を用いて説明す
る。

第５図（ａ）は従来トランジスタ構造（内部ベース不純
物ピーク濃度２×１０Ｉ８ｃ１０ｌ８、同図（ｂ）はエ
ミッタ・ベース接合及びベース・コレクタ接合を平坦に
した従来のトランジスタ構造、同図（Ｃ）は本発明によ
るエミッタ・ベース接合か平坦でベース・コレクタ接合
の傾斜が真性領域内で始まっているトランジスタ構造（
内部ベース不純物ピーク濃度２　Ｘ　１０　”ｃｍ’　
）を示す。高速バイポーラトランジスタ回路において、
使用される電圧領域に近い値を用いてシミュレーション
した。

コレクタ電極電位を０　［Ｖ］　、エミッタ電極電位を
−１，９［Ｖ］に固定し、ＯＦＦ特性ではベース電極電
位を−１，０［Ｖ］から−１，４［Ｖ］に４　［ｐｓ］
で直線的に変化させる。第６図にコレクタ電流の時間変
化を示す。０　［ｐｓ］の定常状態の９０％の値から１
０％に減少するまでの時間でＯＦＦ特性を比較すると、
従来構造Ａでは２６［ｐｓ］、エミッタ・ベース接合、
ベース・コレクタ接合の両方を平坦にした構造Ｂでは２
６［ｐｓ］となり、むしろＯＦＦ特性は低下している。

これに対して本発明Ｃでは、内部ベース不純物ピーク濃
度が低いにも拘らず１７　［ｐｓ］で大幅な改善がなさ
れている。

このように本実施例によれば、外部ベースが可能な限り
真性ｌ・ランジスタ領域まで近付けられており、しかも
ベース押出し領域の横に位置する領域まで不純物濃度が
高められており、ベース押出し領域の過剰゛電荷の充放
電、取分は放電時間の短縮をはかることか可能となり、
トランジスタスイッチング特性の大幅な改善が可能とな
る。さらに、ベース・コレクタ接合に傾斜を持たせるこ
とにより、内部ベースと外部ベースとの結合部の抵抗を
低くしているので、内部ベース領域の不純物濃度が低く
ても高速性か得られる。

また、ベース・エミッタ接合を平坦にし、外部ベース領
域の水平方向の濃度変化を急峻にし、外部ベース領域を
可能な限り中心に近付けているので、エミッタ・ベース
間の耐圧を維持し、且つベース押出し領域の水平方向の
広がりを防ぐことができる。さらに、コレクタ側方側の
一部を囲む絶縁体を設けているので、外部ベース・コレ
クタ接合容量を低減することが可能である。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記外部ベース引出し領域は多結晶シリコ
ンを用いたが、エピタキシャル成長させたＳ　ＯＩ　　
（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ）を用い
れば、ベース抵抗及びベース電流の低減により、より一
層の特性改善が見込まれる。また、実施例ではＮＰＮ　
トランジスタについて説明したが、ＰＮＰ　ｌ−ランジ
スタにおいても同様に実施できるのは勿論である。さら
に、前記外部ベース領域の下に設けた絶縁膜は、外部ベ
ース・コレクタ接合容量を小さくするために設けたもの
であり、この接合容量が問題とならない場合は除去して
もよい。

その他、本発明の要旨を逸脱しない範囲で、種々変形し
て実施することができる。

［発明の効果コ 以上詳述したように本発明によれば、ベース・エミッタ
接合を平坦に形成すると共に、ベース・コレクタ接合を
ベース幅□が外部ベース領域に向かって広がるように形
成しているので、ベース押出し領域を形成する過剰電荷
の充放電を十分に速めることかでき、トランジスタ動作
速度の大幅な高速化をはかり得る。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるバイポーラトランジ
スタの概略構造を示す断面図、第２図は第１図のＡ−Ａ
’線より右側部の不純物濃度の分布を示す模式図、第３
図は外部ベース領域の深さ方向の不純物濃度と所望のベ
ース押出し状態のトランジスタ中心の深さ方向の電荷分
布を合わせて示す模式図、第４図は実施例トランジスタ
の製造工程を示す断面図、第５図は従来トランジスタ及
び実施例トランジスタの２次元シミュレーションを説明
するためのもので各トランジスタの断面構造を模式的に
示す図、第６図はコレクタ電流のＯＦＦ特性を示す特性
図、第７図は従来のバイポーラトランジスタの要部構成
を示す断面図である。 １１・・・Ｓｉ基板、１２・・・Ｎ＋型コレクタ埋込み
層、１３・・・Ｎ型コレクタ、１４・・・Ｐ型ベース、
１５・・・Ｎ型エミッタ、１６・・・Ｐ＋型外部ベース
領域、１７・・・第１の絶縁膜、１８・・・第２の絶縁
膜、２１．２２．２３・・・電極、３１，３３，３６゜
３８．４１．４３・・・シリコン酸化膜、３２，３４゜
３９・・・シリコン窒化膜、３５・・・メサ型領域、３
７・・・レジスト、４２・・・多結晶シリコン膜。 出願人代理人　　弁理士　鈴江武彦

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に、第１導電型のコレクタ領域、第
   ２導電型のベース領域及び第１導電型のエミッタ領域を
   上記順に積層し、且つベース領域及びコレクタ領域の一
   部を側方部で取り囲み、ベース領域にはオーム接合、コ
   レクタ領域にはｐｎ接合を与える第２導電型の外部ベー
   ス領域を設けたバイポーラトランジスタにおいて、ベー
   ス・エミッタ接合は平坦であり、ベース・コレクタ接合
   はベース幅が外部ベース領域に向かって広がるようにベ
   ース・エミッタ接合に対して傾斜を持つことを特徴とす
   るバイポーラトランジスタ。
2. （２）前記ベース・コレクタ接合の一部は平坦であり、
   ベース・コレクタ接合が傾斜し始める点は前記ベース・
   エミッタ接合端の内側であることを特徴とする請求項１
   記載のバイポーラトランジスタ。