JPH0119655B2 - - Google Patents
Info
- Publication number
- JPH0119655B2 JPH0119655B2 JP56204252A JP20425281A JPH0119655B2 JP H0119655 B2 JPH0119655 B2 JP H0119655B2 JP 56204252 A JP56204252 A JP 56204252A JP 20425281 A JP20425281 A JP 20425281A JP H0119655 B2 JPH0119655 B2 JP H0119655B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- shift register
- stage
- register circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15093—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using devices arranged in a shift register
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔技術分野の説明〕
本発明は、共通制御形交換装置に適するクロツ
ク発生回路に関する。特に、共通使用される回路
の順位指定を行うクロツク発生回路に関する。
ク発生回路に関する。特に、共通使用される回路
の順位指定を行うクロツク発生回路に関する。
通信用装置内における複数の通話路等に共通の
機能が設けられているとすると、共通機能回路を
全ての通話路に１対１に設けることは装置を高価
なものにすることになる。したがつて、この共通
機能回路をトラフイツクに見合う個数に集線させ
て使用する必要が生じる。この共通機能回路の数
をｎとすれば、各通話路からｎ個の共通機能回路
に対してアクセスできることが必要である。
機能が設けられているとすると、共通機能回路を
全ての通話路に１対１に設けることは装置を高価
なものにすることになる。したがつて、この共通
機能回路をトラフイツクに見合う個数に集線させ
て使用する必要が生じる。この共通機能回路の数
をｎとすれば、各通話路からｎ個の共通機能回路
に対してアクセスできることが必要である。
このため、従来は第１図に示すような多段シフ
トレジスタ回路１を用いてｎ個の共通機能回路を
使用する使用順位をあらかじめ決めている。すな
わち、シフトレジスタ回路１の出力端子をｎ個の
同一の共通機能回路の順位指定入力端子にそれぞ
れ接続し、かつシフトレジスタ回路１の最後段の
出力端子をこのシフトレジスタ回路１のデータ入
力端子に帰還させる。これにより、シフトレジス
タ回路１のクロツク端子CKにクロツク信号を入
力させ、順次第２図に示すような指定クロツク信
号を発生させている。
トレジスタ回路１を用いてｎ個の共通機能回路を
使用する使用順位をあらかじめ決めている。すな
わち、シフトレジスタ回路１の出力端子をｎ個の
同一の共通機能回路の順位指定入力端子にそれぞ
れ接続し、かつシフトレジスタ回路１の最後段の
出力端子をこのシフトレジスタ回路１のデータ入
力端子に帰還させる。これにより、シフトレジス
タ回路１のクロツク端子CKにクロツク信号を入
力させ、順次第２図に示すような指定クロツク信
号を発生させている。
しかし、シフトレジスタ回路１の各出力端子
CP1〜CPoを各共通機能回路に接続した場合には、
共通機能回路が使用される順番は常に一定の順番
に使用される。このため、シフトレジスタ回路１
の後段の出力端子に接続された共通機能回路は優
先順位が低いので、トラフイツク量の少ない場合
には未使用中であつても使用されにくくなる。
CP1〜CPoを各共通機能回路に接続した場合には、
共通機能回路が使用される順番は常に一定の順番
に使用される。このため、シフトレジスタ回路１
の後段の出力端子に接続された共通機能回路は優
先順位が低いので、トラフイツク量の少ない場合
には未使用中であつても使用されにくくなる。
また、優先順位の高い共通機能回路が障害にな
ると、この共通機能回路がアクセスされ続け、通
話路は動作を完了できない等の欠点がある。
ると、この共通機能回路がアクセスされ続け、通
話路は動作を完了できない等の欠点がある。
〔本発明の目的〕
本発明はこの点を改良するもので、通話路側か
らの共通機能回路に対する使用順位を複数通りに
発生することができる選択クロツク発生回路を提
供することを目的とする。
らの共通機能回路に対する使用順位を複数通りに
発生することができる選択クロツク発生回路を提
供することを目的とする。
本発明は、出力端子がナンド回路の入力端子に
それぞれ接続されこのナンド回路の出力がそのデ
ータ入力端子に接続された基準優先順位信号を送
出する第一の多段シフトレジスタ回路と、この第
一の多段シフトレジスタ回路の最終段の出力がク
ロツク信号入力端子にそれぞれ接続された第二の
多段シフトレジスタ回路と、前記第一の多段シフ
トレジスタ回路の出力が入力され、その入力の配
列順が制御端子入力に応じて反転されて出力クロ
ツク信号として出力されるデータセレクト回路
と、前記第二のシフトレジスタ回路の先頭段の出
力でリセツトされ中間段の出力でセツトされ前記
データセレクト回路の制御端子にその出力が入力
されるフリツプフロツプ回路とを備えたことを特
徴とする。
それぞれ接続されこのナンド回路の出力がそのデ
ータ入力端子に接続された基準優先順位信号を送
出する第一の多段シフトレジスタ回路と、この第
一の多段シフトレジスタ回路の最終段の出力がク
ロツク信号入力端子にそれぞれ接続された第二の
多段シフトレジスタ回路と、前記第一の多段シフ
トレジスタ回路の出力が入力され、その入力の配
列順が制御端子入力に応じて反転されて出力クロ
ツク信号として出力されるデータセレクト回路
と、前記第二のシフトレジスタ回路の先頭段の出
力でリセツトされ中間段の出力でセツトされ前記
データセレクト回路の制御端子にその出力が入力
されるフリツプフロツプ回路とを備えたことを特
徴とする。
本発明の一実施例を図面に基づいて説明する。
第３図は本発明一実施例の要部ブロツク構成図
である。第一の多段シフトレジスタ回路２のクロ
ツク端子CKには、基準クロツクCLKが導かれて
いる。この多段シフトレジスタ回路２の出力はナ
ンド回路３の入力端子にそれぞれ導かれ、このナ
ンド回路３の出力はこの多段シフトレジスタ回路
２のデータ入力端子Ｄに導かれている。また、こ
の多段シフトレジスタ回路２の最終段の出力は第
二の多段シフトレジスタ回路５のクロツク端子
CKに導かれている。この多段シフトレジスタ回
路５の最終段の出力はデータ入力端子Ｄに導かれ
ている。
である。第一の多段シフトレジスタ回路２のクロ
ツク端子CKには、基準クロツクCLKが導かれて
いる。この多段シフトレジスタ回路２の出力はナ
ンド回路３の入力端子にそれぞれ導かれ、このナ
ンド回路３の出力はこの多段シフトレジスタ回路
２のデータ入力端子Ｄに導かれている。また、こ
の多段シフトレジスタ回路２の最終段の出力は第
二の多段シフトレジスタ回路５のクロツク端子
CKに導かれている。この多段シフトレジスタ回
路５の最終段の出力はデータ入力端子Ｄに導かれ
ている。
この多段シフトレジスタ回路５の第１段目の出
力φ1はフリツプフロツプ回路６のリセツト端子
Ｒに導かれ、第11段目の出力φ11はフリツプフロ
ツプ回路６のセツト端子Ｓに導かれている。この
フリツプフロツプ回路６の出力端子Ｑおよびは
データセレクト回路７の制御端子ＢおよびＡにそ
れぞれ導かれている。また、データセレクト回路
７の入力端子X1〜X4には、多段シフトレジスタ
回路２の２段目、３段目、５段目、６段目の出力
がそれぞれ導かれている。またデータセレクト回
路７の入力端子Y1〜Y4には、多段シフトレジス
タ回路２の６段目、５段目、３段目、２段目の出
力がそれぞれ導かれている。このデータセレクト
回路７の出力および多段シフトレジスタ回路２の
４段目の出力は順位指定パルスCP1〜CP5を出力
する出力端子にそれぞれ導かれている。
力φ1はフリツプフロツプ回路６のリセツト端子
Ｒに導かれ、第11段目の出力φ11はフリツプフロ
ツプ回路６のセツト端子Ｓに導かれている。この
フリツプフロツプ回路６の出力端子Ｑおよびは
データセレクト回路７の制御端子ＢおよびＡにそ
れぞれ導かれている。また、データセレクト回路
７の入力端子X1〜X4には、多段シフトレジスタ
回路２の２段目、３段目、５段目、６段目の出力
がそれぞれ導かれている。またデータセレクト回
路７の入力端子Y1〜Y4には、多段シフトレジス
タ回路２の６段目、５段目、３段目、２段目の出
力がそれぞれ導かれている。このデータセレクト
回路７の出力および多段シフトレジスタ回路２の
４段目の出力は順位指定パルスCP1〜CP5を出力
する出力端子にそれぞれ導かれている。
第４図は、第３図に×印で示した点の出力波形
を示す動作タイムチヤートである。すなわち、
φ1〜φ20は多段シフトレジスタ回路５の出力信号、
CP1〜CP5はデータセレクト回路７の出力信号を
それぞれ示す。
を示す動作タイムチヤートである。すなわち、
φ1〜φ20は多段シフトレジスタ回路５の出力信号、
CP1〜CP5はデータセレクト回路７の出力信号を
それぞれ示す。
このような回路構成では、多段シフトレジスタ
回路２の各出力端子から第２図で示すタイミング
で出力信号が送出される。また、この多段シフト
レジスタ回路２の最終段の出力が多段シフトレジ
スタ回路５のクロツク信号として与えられるの
で、この多段シフトレジスタ回路５の各出力端子
からは、第４図に示すタイミングで出力信号φ1
〜φ20がそれぞれ送出される。また、多段シフト
レジスタ回路５の第１段目の出力により、フリツ
プフロツプ回路６がリセツトされデータセレクト
回路７の制御端子Ａはハイレベルになる。これに
より、データセレクト回路７から入力端子X1〜
X4の入力が出力される。この状態は、フリツプ
フロツプ回路６がセツトされるまで継続され、第
４図のαに示す順位指定パルスCP1〜CP5が出力
される。
回路２の各出力端子から第２図で示すタイミング
で出力信号が送出される。また、この多段シフト
レジスタ回路２の最終段の出力が多段シフトレジ
スタ回路５のクロツク信号として与えられるの
で、この多段シフトレジスタ回路５の各出力端子
からは、第４図に示すタイミングで出力信号φ1
〜φ20がそれぞれ送出される。また、多段シフト
レジスタ回路５の第１段目の出力により、フリツ
プフロツプ回路６がリセツトされデータセレクト
回路７の制御端子Ａはハイレベルになる。これに
より、データセレクト回路７から入力端子X1〜
X4の入力が出力される。この状態は、フリツプ
フロツプ回路６がセツトされるまで継続され、第
４図のαに示す順位指定パルスCP1〜CP5が出力
される。
また、多段シフトレジスタ回路５の11段目の出
力φ11がハイレベルとなると、フリツプフロツプ
回路６がセツトされる。これにより、データセレ
クト回路７の制御端子Ｂがハイレベルになり、入
力端子Y1〜Y4からの入力が出力される。この状
態は、フリツプフロツプ回路６がリセツトされる
まで継続され、第４図のβに示す順位指定パルス
CP1〜CP5が出力される。
力φ11がハイレベルとなると、フリツプフロツプ
回路６がセツトされる。これにより、データセレ
クト回路７の制御端子Ｂがハイレベルになり、入
力端子Y1〜Y4からの入力が出力される。この状
態は、フリツプフロツプ回路６がリセツトされる
まで継続され、第４図のβに示す順位指定パルス
CP1〜CP5が出力される。
以上説明したように本発明によれば、基準とな
る優先順位出力信号をセレクト回路に導き、この
セレクト回路を介して複数組の優先順位クロツク
を出力させることとした。
る優先順位出力信号をセレクト回路に導き、この
セレクト回路を介して複数組の優先順位クロツク
を出力させることとした。
したがつて、優先順位を指示する優先順位クロ
ツクを自動的に変更させることができる。このた
め、通話路側からの共通機能回路に対する使用順
位を複数通り自動的に発生させることができ、優
先順位の高い共通機能回路が故障しても、これが
アクセスされ続けて通話路が動作未完了となる現
象を防止することができる等の効果を有する。
ツクを自動的に変更させることができる。このた
め、通話路側からの共通機能回路に対する使用順
位を複数通り自動的に発生させることができ、優
先順位の高い共通機能回路が故障しても、これが
アクセスされ続けて通話路が動作未完了となる現
象を防止することができる等の効果を有する。
第１図は従来例の要部回路構成図。第２図は第
１図の動作タイムチヤート。第３図は本発明一実
施例の要部回路構成図。第４図は第３図に×印で
示した点の出力波形を示す動作タイムチヤート。 １，２，５……多段シフトレジスタ回路、３…
…ナンド回路、６……フリツプフロツプ回路、７
……データセレクト回路。
１図の動作タイムチヤート。第３図は本発明一実
施例の要部回路構成図。第４図は第３図に×印で
示した点の出力波形を示す動作タイムチヤート。 １，２，５……多段シフトレジスタ回路、３…
…ナンド回路、６……フリツプフロツプ回路、７
……データセレクト回路。
Claims (1)
- 【特許請求の範囲】 １ 出力端子がナンド回路の入力端子にそれぞれ
接続されこのナンド回路の出力がそのデータ入力
端子に接続された基準優先順位信号を送出する第
一の多段シフトレジスタ回路と、 この第一の多段シフトレジスタ回路の最終段の
出力がクロツク信号入力端子にそれぞれ接続され
た第二の多段シフトレジスタ回路と、 前記第一の多段シフトレジスタ回路の出力が入
力され、その入力の配列順が制御端子入力に応じ
て反転されて出力クロツク信号として出力される
データセレクト回路と、 前記第二のシフトレジスタ回路の先頭段の出力
でリセツトされ中間段の出力でセツトされ前記デ
ータセレクト回路の制御端子にその出力が入力さ
れるフリツプフロツプ回路と を備えたことを特徴とする選択クロツク発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20425281A JPS58104520A (ja) | 1981-12-16 | 1981-12-16 | 選択クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20425281A JPS58104520A (ja) | 1981-12-16 | 1981-12-16 | 選択クロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58104520A JPS58104520A (ja) | 1983-06-22 |
| JPH0119655B2 true JPH0119655B2 (ja) | 1989-04-12 |
Family
ID=16487371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20425281A Granted JPS58104520A (ja) | 1981-12-16 | 1981-12-16 | 選択クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58104520A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50114964A (ja) * | 1974-02-18 | 1975-09-09 | ||
| JPS5760813B2 (ja) * | 1974-02-28 | 1982-12-21 | Mitsubishi Heavy Ind Ltd | |
| JPS5512530U (ja) * | 1978-07-13 | 1980-01-26 |
-
1981
- 1981-12-16 JP JP20425281A patent/JPS58104520A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58104520A (ja) | 1983-06-22 |
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