JPH01196981A - タイトル画像挿入装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ１従来の技術 り９発明が解決しようとする課題 ８０課題を解決するための手段 Ｆ１作用 Ｇ、実施例 （Ｇ　１−１）本発明を適用したカメラ一体型８　ｗａ
　ＶＴＲの構成（第２図、第３図） （Ｇ　１−２）タイトラー回路の構成（第１図）（Ｇｌ
−３）タイトラー回路の動作（第１図）（Ｇｌ−４）可
変デイレイの具体的な構成（第４図、第５図） （Ｇ２）応用例 Ｈ１発明の効果 Ａ、産業上の利用分野 本発明は、タイトル画像信号を形成してビデオ信号に挿
入するタイトル画像挿入装置に関し、いわゆるタイトラ
ーやテロッパー等に用いられるタイトル画像挿入装置に
関する。

Ｂ９発明の概要 本発明は、入力ビデオ信号をディジタル化して形成した
画像データをメモリ手段に書き込み、この画像データを
上記メモリ手段から読み出して形成したタイトル画像信
号をビデオ信号に挿入するタイトル画像挿入装置におい
て、上記メモリ手段に対する画像データの書き込みタイ
ミングおよび読み出しタイミングを外部制御可能とした
ことにより、上記書き込みタイミングおよび読み出しタ
イミングの異なるビデオシステムに対する汎用性を持た
せたものである。

Ｃ１従来の技術 従来、ビデオ信号から再生される画像の内容に応じたタ
イトル情報やテロップ情報等のタイトル画像の画像信号
を形成して上記ビデオ信号に挿入するいわゆるタイトラ
ーやテロッパー等のタイトル画像挿入装置が、ビデオテ
ープレコーダ（ＶＴＲ）の周辺機器として知られている
。

これらタイトラーやテロッパー等は、各種文字パターン
を記憶しているキャラクタジェネレータ等を備え、再生
側ＶＴＲや撮像装置等から供給される入力ビデオ信号に
、上記キャラクタジェネレータにて形成したタイトル画
像信号を挿入（いわゆるスーパーインポーズ）するよう
になっている。

また、被写体像を盪影する撮像部と、この撮像部にて得
られる撮像出力から形成されるビデオ信号を記録する記
録部とを備えるカメラ一体型ＶＴＲにおいて、上記撮像
部にて撮像した画像のビデオ信号からローパスフィルタ
にて輝度信号（’Ｙ）を分離し、この輝度信号（Ｙ）を
アナログ・ディジタル（Ａ／Ｄ）変換回路を用いてディ
ジタル化することにより得られる画像データをメモリに
書き込み、このメモリから読み出した画像データからタ
イトル画像信号を形成してビデオ信号に挿入するタイト
ル画像挿入装置を内蔵したものが、特願昭６２−０９４
６８２号の明細書及び図面により提案され、且つ用いら
れている。

このタイトル画像挿入装置では、上記撮像部に供給され
る同期信号を基準同期信号として画像信号処理を行って
いる。ところが、このタイトル画像挿入装置では、上記
画像データをメモリに書き込む際に、上記メモリに供給
される画像データは、ローパスフィルタやＡ／Ｄ変換回
路等を通過するため上記基準同期信号よりタイミングが
一定時間遅延してしまう。そこで、このタイトル画像挿
入装置では、上記メモリの書き込みタイミングと上記画
像データのタイミングとが一致するように、上記基準同
期信号を一定の時間遅延させて上記メモリの書き込みタ
イミングを制御するようになっている。また、このタイ
トル画像挿入装置では、上記画像データをメモリから読
み出す際に、この画像データから形成されたタイトル画
像信号の同期が、このタイトル画像信号が挿入されるビ
デオ信号の同期と一致するように、上記基準同期信号を
一定の時間遅延させて上記メモリの読み出しタイミング
を制御するようになっている。

Ｄ１発明が解決しようとする課題 ところで、上述のタイトル画像挿入装置は、画像データ
を記憶するメモリとその制＋Ｂ　Ｉ　Ｃ等で構成され、
様々なビデオシステムに用いられている。

しかし、従来のタイトル画像挿入装置では、これら様々
なビデオシステムに用いられるタイトル画像挿入装置を
すべて同一のＩＣ等で実現しようとしても、各システム
に用いられるローパスフィルタやＡ／Ｄ変換回路等の画
像信号処理回路の遅延時間が異なるために、メモリに対
する画像データの書き込みタイミングおよび読み出しタ
イミングが一致せず不可能であった。

そこで、本発明は、上述の如き課題に鑑み、メモリに対
する画像データの書き込みタイミングおよび読み出しタ
イミングが異なるビデオシステムに対する汎用性を持た
せた新規な構成のタイトル画像挿入装置を提供すること
を目的としている。

８１課題を解決するための手段 本発明は、上述の如き課題を解決するために、入力ビデ
オ信号をディジタル化して画像データを形成する手段と
、上記画像データを記憶するメモリ手段と、上記メモリ
手段から読み出される画像データからタイトル画像信号
を形成する手段と、上記タイトル画像信号を入力ビデオ
信号に挿入する手段と、上記メモリ手段に対する画像デ
ータの書き込みタイミングおよび読み出しタイミングの
外部制御可能なメモリ制御手段とからなる。

Ｆ０作用 本発明に係るタイトル画像挿入装置では、外部制御可能
なメモリ制御手段により、タイトル画像となる画像デー
タが記憶されるメモリ手段への、−上記画像データの書
き込みタイミングおよび読み出しタイミングの制御がな
される。

Ｇ、実施例 以下、本発明の実施例について、図面に従い詳細に説明
する。

（Ｇ　１−１）本発明を適用したカメラ一体型８　ｍｍ
　Ｖ　ＴＲの構成（第２図、第３図） 第２図および第３図は、被写体像を撮影する撮像部ｌＯ
と、この撮像部１０にて得られるビデオ信号を８ｍｍビ
デオの所定フォーマットで記録する記録部２０とを装置
本体３０に一体的に設けたタイトル画像挿入装置内蔵の
ＮＴＳＣ用カメラ一体型８　ｔｔｒｍ　Ｖ　Ｔ　Ｒを示
したものである。

上記装置本体３０には、第３図の外観斜視図に示すよう
に、上記Ｉ最像部１０の固体イメージヤｌに撮像光を導
く撮像レンズ３５が設けられているとともに、上記撮像
部１０にて撮影している被写体像等をモニターするため
の電子ビューファインダ４０や、各操作スイッチ３１，
３２．３３等が設けられている。

また、上記撮像部ＩＯは、第２図のブロック図に示すよ
うに、電荷結合素子（ＣＯＤ）にて形成した固体イメー
ジヤ１を備え、この固体イメージヤニが同期信号発生回
路２の発生する同期信号に基づいて作動するＣＯＤ駆動
回路３にて駆動され、上記固体イメージヤ１にて得られ
る被写体像の撮像出力を撮像処理信号回路４に供給する
ようになっている。

上記撮像信号処理回路４は、上記固体イメージヤ１によ
る撮像出力から被写体像を示す輝度信号（Ｙ）と色差信
号（Ｒ−Ｙ）、（Ｂ−Ｙ）を形成する。この撮像信号処
理回路４にて形成される輝度信号（Ｙ）と色差信号（Ｒ
−Ｙ）、（Ｂ−Ｙ）は、それぞれインポーズ回路５，６
．７を介してＮＴＳＣエンコーダ８に供給されるように
なっている。

上記ＮＴＳＣエンコーダ８は、上記輝度信号（Ｙ）と色
差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）から被写体像を示すＮＴ
ＳＣ方式のビデオ信号を形成する。このＮＴＳＣエンコ
ーダ８にて形成されるビデオ信号は、輝度信号（Ｙ）を
分離するためのローパスフィルタ（ＬＰＦ）１１を介し
て１ビツトのアナログ・′デジタル（Ａ／Ｄ）変換回路
１２に供給されるとともに、上記電子ビューファインダ
４０と８ｍａ＋ビデオの所定フォーマットで記録動作を
行う上記記録部２０とに供給されるようになっている。

上記１ビツトのＡ／Ｄ変換回路１２は、上記しＰＦＩＩ
にて分離されたビデオ信号の輝度信号（Ｙ）を所定の信
号レベルと比較するレベルコンパレータにて構成され、
上記輝度信号（Ｙ）のレベルが上記所定の信号レベルよ
り大きいときには”０″で示し、小さいときには”１”
で示した画像データを形成する。このＡ／Ｄ変換回路１
２にて形成される画像データは、タイトラー回路１３を
介してメモリ１４に書き込まれるようになっている。

上記メモリ１４は、上記Ａ／Ｄ変換回路１２にて形成さ
れる画像データを記憶するスタティックＲＡＭにて構成
されており、主電源が遮断された場合にもデータを消失
することがないように、リチウム電池１５からバックア
ップ電源が供給されている。なお、このリチウム電池１
５の電圧低下は、図示しない電圧低下検出回路により監
視され、上記メモリ１４のバックアップ機能が無くなる
前に上記電子ビューファインダ４０内に警告表示される
ようになっている。

上記タイトラー回路１３は、上記同期信号発生回路２か
ら同期信号が供給されており、この同期信号から上記メ
モリエ４の書き込み読み出しアドレスデータを形成して
、上記メモリ１４への画像データの書き込み読み出し制
御を行う。また、このタイトラー回路１３は、タイトル
画像となる３原色信号（Ｒ，Ｇ、Ｂ）を変換回路１６に
供給するとともに、上記メモリ１４から読み出される画
像データに応じて上記各インポーズ回路５，６゜７の動
作制御を行うようになっている。

上記変換回路１５は、上記タイトラー回路１３から供給
される３原色信号（Ｒ，Ｇ、Ｂ）を輝度信号（Ｙ）と色
差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）に変換して、上記各イン
ポーズ回路５，６．７に供給するようになっている。

これらインポーズ回路５，６．７は、上記タイトラー回
路１３の動作制御により、上記麹換回路１５から供給さ
れされる輝度信号（Ｙ）と色差信号（Ｒ−Ｙ）、　　（
Ｂ−Ｙ）を上記撮像信号処理回路４の出力信号に挿入す
るようになっている。

（Ｇｌ−２）タイトラー回路の構成（第１図）第１図は
、上記タイトラー回路１３の構成を示す回路図である。

この第１図において、上記タイトラー回路１３は、第１
．第２の可変デイレイ５１Ｗ、５１Ｒ。

第１．第２のシーケンサ５２Ｗ、５２Ｒ、メモリ制御回
路５３、色指定回路５４等により構成されている。

このうち、上記第１の可変デイレイ５１Ｗは、各信号の
入力端が水平同期入力端子６１ｈとクロック入力端子６
２に接続されているとともに、所定ビットのデータ入力
端が遅延データ入力端子群６３に接続され、また、出力
端が上記第１のシーケンサ５２Ｗを介して上記メモリ制
御回路５３に接続されている。また、上記第２の可変デ
イレイ５１Ｒは、各信号の入力端が水平同期入力端子６
１ｈとクロック入力端子６２に接続されているとともに
、所定ビットのデータ入力端が遅延データ入力端子群６
４に接続され、また、出力端が上記第２のシーケンサ５
２Ｒを介して上記メモリ制御回路５３に接続されている
。上記各遅延データ入力端子群６３．６４には、図示し
ないシステムコントローラから上記各可変デイレイ５１
Ｗ、５１Ｒの遅延量を設定するデータが供給されるよう
になっている。また、上記水平同期入力端子６１ｈには
、上記同期信号発生回路２から水平同期信号が供給され
るようになっている。また、上記クロック入力端子６２
には、所定の周波数を有するクロック信号が供給される
ようになっている。

上記メモリ制御回路５３は、各入力端が画像データ入力
端子６５と垂直同期入力端子６１ｖに接続され、画像デ
ータの出力端が上記色指定回路５４に接続されていると
ともに、上記メモリ１４に対して、画像データ入出力端
が画像データ入出力端子７０を介して接続され、所定ビ
ットのアドレスデータ出力端がアドレスデータ出力端子
群７１を介して接続され、書き込み読み出し指示等の制
御データ出力端が制御データ出力端子群７２を介して接
続されている。なお、上記垂直同期入力端子６１ｖには
、上記同期信号発生回路２から垂直同期信号が供給され
るようになっている。

上記色指定回路５４は、図示しないシステムコントロー
ラに接続されてた各色指定入力端子６６゜６７．６８が
接続されているとともに、三原色信号（Ｒ，Ｇ、Ｂ）の
各色信号出力端子７３，７４゜７５がそれぞれ接続され
ている。上記各色指定入力端子６６．６７．６８に接続
された図示しないシステムコントローラは、上記装置本
体３０に配設された第３の操作スイッチ３３が接続され
ており、上記色指定回路５４に色指定データを供給する
ようになっている。

また、このタイトラー回路１３には、上記装置本体３０
に配設された第１の操作スイッチ３１が接続されている
登録動作の指定入力端子７６と、上記第２の操作スイッ
チ３２が接続されている挿入動作の指定入力端子７７と
が設けられているとともに、駆動電源の入力端子７８や
接地端子７９等が設けられている。

（Ｇ　１−３）タイトラー回路の動作（第１図）上記タ
イトラー回路１３は、上記撮像部１０にてパネル１００
に描いた任意の文字やイラスト等を撮影しながら、上記
第１の操作スイッチ３１の操作により登録動作を指定す
ると、上記Ａ／Ｄ変換回路１２から画像データ入力端子
６５を介して上記メモリ制御回路５３に供給される画像
データを、上記メモリ１４に書き込む登録動作を行う。

このとき、上記メモリ制御回路５３は、上記垂直同期入
力端子６１ｖを介して供給される垂直同期信号と、水平
同期入力端子６１ｈと上記第１の可変デイレイ５１Ｗお
よび第１のシーケンサ５２Ｗを介して供給される水平同
期信号とに基づいて、上記画像データの書き込みアドレ
スデータを生成して、上記メモリ１４に供給する。

ここで、上記第１の可変デイレイ５１Ｗは、上記メモリ
制ｊ節回路５３が画像データの書き込みタイミングと同
期したアドレスデータを生成するように、上記水平同期
入力端子６１ｈから供給される水平同期信号を、上記遅
延データ入力端子群６３から供給される遅延量設定デー
タにて設定される所定時間遅延させる。つまり、この第
１の可変デイレイ５１Ｗは、上記メモリ制御回路５３に
供給される水平同期信号を遅延させることにより、上記
ＬＰＦ１１やＡ／Ｄ変換回路１２等で生じる上記画像デ
ータの遅延と同じ時間だけ、上記メモリ１４の書き込み
アドレスデータが遅延するようにしている。また、上記
第１のシーケンサ５２Ｗは、この登録動作が指定されて
いるときに、上記第１の可変デイレイ５１Ｗが出力する
水平同期信号を、上記メモリ制御回路５３に供給するよ
うになっている。なお、上記可変デイレイ５１Ｗを用い
ることにより、上記タイトラー回路１３は、上記遅延デ
ータ入力端子群６３から供給される遅延量設定データに
て水平同期信号の遅延時間を任意に設定することができ
るので、この遅延時間が異なるビデオシステムにも容易
に対応できる。

従って、この登録動作よれば、このタイトラー回路１３
に供給される画像データが、この画像データとタイミン
グの合致したアドレスデータにて指定される上記メモリ
１４のアドレスに書き込まれる。

なお、上記メモリ１４に書き込まれるタイトル画像の画
像データは、パネルに描いた文字やイラスト以外にも、
例えば風景や人物の顔等を撮像して形成してもよいこと
は無給である。

また、上記タイトラー回路工３ば、上記第２の操作スイ
ッチ３２の操作を受は付けると、上記登録動作で上記メ
モリ１４に書き込まれた画像データを上記メモリ制御回
路５３に読み出して、このメモリ制御回路５３から上記
色指定回路５４を介してタイトル画像信号として出力す
る挿入動作を行う。このとき、上記メモリ制御回路５３
は、上記垂直同期入力端子６１ｖを介して上記同期信号
発生回路２から供給される垂直同期信号と、上記水平同
期入力端子６１ｈと上記第２の可変デイレイ５１Ｒおよ
び第２のシーケンサ５２Ｒを介して上記同期信号発生回
路２から供給される水平同期信号とに基づいて、上記画
像データの読み出しアドレスデータを生成して、上記メ
モリ１４に供給する。

ここで、上記第２の可変デイレイ５１Ｒは、上記水平同
期入力端子６１ｈから供給される水平同期信号に、上記
遅延データ入力端子群６４から供給される遅延量設定デ
ータにて指定される所定の遅延時間を与えて、上記イン
ポーズ回路５，６゜７に供給されるタイトル画像信号の
タイミングが、上記撮像信号処理回路４の出力信号の水
平同期と合致するように水平同期信号を生成するように
なっている。つまり、この第２の可変デイレイ５１Ｒは
、上記水平同期信号を遅延させることによって、上記メ
モリ１４に対する画像データの読み出しタイミングを制
御して、上記インポーズ回路５゜６．７で上記撮像信号
処理回路４の出力信号に挿入されるタイトル画像信号の
同期会ゎせを行うものである。なお、この可変デイレイ
５１Ｒを用いることにより、上記タイトラー回路１３は
、上記遅延データ入力端子群６４がら供給される遅延量
設定データにて水平同期信号の遅延時間を任意に設定す
ることができるので、この遅延時間が異なるビデオシス
テムにも容易に対応できる。

上記メモリ１４から読み出された画像データは、上記色
指定回路５４に供給され、上記各色指定入力端子６６．
６１．６８に与えられる色指定データで指定される３原
色信号（Ｒ，Ｇ、Ｂ）となり、タイトル画像信号として
上記各色信号出力端子７３．７４．７５から上記変換回
路１６を介して上記各インポーズ回路５，６．７に供給
され、上記撮像信号処理回路４の出力信号に挿入される
。

このように、この挿入動作によれば、上記撮像信号処理
回路４から出力されるビデオ信号に、このビデオ信号と
同期した画像データより形成されたタイトル画像信号を
挿入することができる。

なお、この挿入動作により、このタイトラー回路１３か
ら出力されるタイトル画像信号は、上記第３の操作スイ
ッチ３３の操作に応じて、３原色信号（Ｒ，Ｇ、　Ｂ）
の組み合わせが巡回的に指定されるようになっている。

このとき、上記電子ビューファインダ４０には、指定し
た色が文字等にて表示される。また、このタイトル画像
の色指定は、上記第２の操作スイッチ３２を操作して挿
入動作を指定した状態においても行うことができるよう
になっている。

（Ｇｌ−４）可変デイレイの具体的な構成（第４図、第
５図） ここで、上記第１．第２の可変デイレイ５１Ｗ。

５１Ｒは、第４図に示すように、ロード入力端（ＬＯＡ
Ｄ）に水平同期信号が供給され、クロック入力端（ＣＬ
Ｋ）に所定のクロックが供給され、また、プリセットデ
ータ入力端ＣＰＩ〜Ｐｎ）に遅延量設定データが供給さ
れるように構成したカウンタ８０を用いることができる
。このカウンタ８０は、上記ロード入力端（ＬＯＡＤ）
に供給されてる水平同期信号により１水平開期期間ごと
に、上記プリセットデータ入力端（ＰＩ〜Ｐｎ）に供給
される遅延量設定データで示される値にプリセットされ
る。そして、このカウンタ８０は、クロック入力端（Ｃ
ＬＫ）に供給されされる所定のクロックのタイミングで
計数を行い、所定の値（例えば０）まで計数するとキャ
リー出力端（ＣＡＲＲＹ）からパルスを出力する。従っ
て、このカウンタ８０は、上記プリセットデータ入力端
ＣＰＩ〜Ｐｎ）に供給される遅延量設定データで設定さ
れた遅延量だけ遅延した水平同期信号を上記キャリー出
力端（ＣＡＲＲＹ）から出力させることができる。

あるいは、上記第１．第２の可変デイレイ５１Ｗ、５１
Ｒは、第５図に示すように、シフトレジスタ９０と、こ
のシフトレジスタ９０の各データ出力端（Ｑ　１−Ｑｍ
）に接続されているセレクタ９１とにより構成すること
ができる。この第５図において、上記シフトレジスタ９
０は、データ入力端（ＤＩＮ）に供給される水平同期信
号を、クロック入力端（ＣＬＫ）に供給される所定のク
ロックのタイミングでシフトさせ、各データ出力端（Ｑ
ｌ〜Ｑｍ）から出力する。また、上記セレクタ９１は、
セレクトデータ入力端（ＳＬ−３ｎ）に供給されるセレ
クトデータにて指定される上記シフトレジスタ９０のデ
ータ出力端を、データ出力端ＣＤ０ＵＴ）に接続する。

従って、上記セレクトデータ入力端（Ｓ１＝Ｓｎ）に遅
延量を設定するデータを供給することにより、この遅延
量だけ遅延した水平同期信号を上記データ出力端（ＤＯ
ＵＴ）から出力させることができる。

（Ｇ２）応用例 なお、上記タイトラー回路１３は、上記Ａ／Ｄ変換回路
１２から供給される画像データをパラレルデータに変換
して上記メモリ１４に供給するように構成することも可
能である。また、上述の実施例ではタイトル画像挿入装
置内蔵のカメラ一体型ＶＴＲに本発明を適用したが、例
えば再生側ＶＴＲ等から供給される入力ビデオ信号の画
像をメモリに記憶して、この画像データからタイトル画
像信号を形成して入力ビデオ信号に挿入する据え置き型
のタイトラーやテロッパー等に用いるタイトル画像挿入
装置にも適用することが可能である。

Ｈ６発明の効果 本発明は、外部制御可能なメモリ制御手段により、タイ
トル画像となる画像データが記憶されるメモリ手段への
、上記画像データの書き込みタイミングおよび読み出し
タイミングの制御がなされる。従って、本発明に係るタ
イトル画像挿入装置は、タイトル画像となる画像データ
が記憶されるメモリ手段への、上記画像データの書き込
みタイミングおよび読み出しタイミングを外部制御する
ことによって、上記メモリ手段に対する画像データの良
好な書き込みおよび読み出しを行うことができ、上記書
き込みタイミングおよび読み出しタイミングの異なるビ
デオシステムに対する汎用性を持たせることができる。

【図面の簡単な説明】

第１図は本発明を適用したカメラ一体型ＶＴＲのタイト
ラー回路の構成を示す回路図であり、第２図は上記カメ
ラ一体型ＶＴＲの構成を示すブロック図であり、第３図
は上記カメラ一体型ＶＴＲの外観斜視図であり、第４図
は上記タイトラー回路９こ用いる可変デイレイの具体例
を示す回路図であり、第５図は上記可変デイレイの他の
具体例を示す回路図である。 ５．６．７・・・インポーズ回路 １１・・・ローパスフィルタ １２・・・Ａ／Ｄ変換回路 １３・・・タイトラー回路 １４・・・メモリ ５１Ｗ、５１Ｒ・・・可変デイレイ ５３・・・メモリ制御回路

Claims (1)

1. 【特許請求の範囲】 入力ビデオ信号をディジタル化して画像データを形成す
   る手段と、 上記画像データを記憶するメモリ手段と、 上記メモリ手段から読み出される画像データからタイト
   ル画像信号を形成する手段と、 上記タイトル画像信号を入力ビデオ信号に挿入する手段
   と、 上記メモリ手段に対する画像データの書き込みタイミン
   グおよび読み出しタイミングの外部制御可能なメモリ制
   御手段とからなるタイトル画像挿入装置。