JPH0119782B2

JPH0119782B2 -

Info

Publication number: JPH0119782B2
Application number: JP57212669A
Authority: JP
Inventors: Takahiko Hisaki; Shinichi Murakami
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1982-12-06
Filing date: 1982-12-06
Publication date: 1989-04-13
Also published as: JPS59103443A

Description

【発明の詳細な説明】本発明はデジタル伝送路を介して結ばれている
装置間の同期制御方式に関するものである。

デジタル伝送路を介して結ばれている装置間で
制御情報を授受する場合、制御コマンドの先頭を
識別するため情報の授受に先立ち同期制御を行な
う必要がある。このため従来から各種の方法が実
行されているが、この種従来の方式ではデジタル
伝送路で結ばれている装置間に主従の関係を設
け、一方の装置から制御を開始する方法が採られ
ている。また、同等の機能を有する装置間におい
ても制御情報を授受する時点において、何らかの
条件により主従を定めて同期制御を行なう等の方
法が採られている。しかしこれらの方法では全く
同等の条件下に置かれた装置間での制御ができな
いという欠点があつた。

本発明はこれらの欠点を除去するため、両装置
が同じ動作をすることによつて同期制御を行なう
ようにしたもので、以下図面について詳細に説明
する。

第１図は本発明による同期制御方式の同期手順
を示すフローチヤートである。

第２図は本発明による同期制御方式のタイムチ
ヤートと使用するパタンであつて、Ａは新たに同
期制御を開始する場合の同期手順のタイムシーケ
ンス例であり、Ｂは同期手順を終了した後、何ら
かの原因で同期が外れた場合の同期手順のタイム
チヤート例であり、ａ，ｂはそれぞれデジタル伝
送路で結ばれた装置を示し、Ｃはこの制御に使用
するパタンの例であり、は同期外れパタン、
は同期パタン、は同期確立パタン、は制御情
報の授受パタンである。

デジタル伝送路で結ばれた２つの装置ａおよび
ｂは第１図ひ示すフローを独立に実行する。両装
置ａ及びｂは同期制御を行なおうとする場合、こ
れらはデジタル伝送路で結ばれているためビツト
毎の同期はとれており、すべてのビツトが０であ
るか又は１であるかの検出は容易である。第２図
Ｃに示す同期確立パタンはすべてのビツトが１
であるため、両装置間の同期が確立できていない
場合でも、相手装置から送られてくる同期確立パ
タンを受信し、相手装置が受信の準備ができたこ
とを何度でも知ることができ、従つて両装置が独
立に第１図に示した手順を実行し同期手順を実行
することが可能である。また、同期確立パタン
を受信しても、第２図ＣにＦで示す位置のビツト
（以下同期ビツトという。）も１であるため一度確
立された同期が外れることは無い。

一方同期確立ができている状態では特定のパタ
ンの検出は可能である。従つて、前記の同期手順
を終了し両装置の同期確立ができた後に、何らか
の原因で同期が外れた場合、外れた側の装置から
同期外れパタンを検出し相手装置にの送出を
要求することが可能であり、第１図に示す同期手
順を再開することが可能である。

次に第２図Ａにより、デジタル伝送路で結ばれ
た２つの装置が新たに同期手順を実行する場合に
つき説明する。

２つの装置ａ，ｂにデジタル伝送路が設定され
たことが時刻t_a、t_bにそれぞれ独立に伝えられ
る。２つの装置ａ及びｂはそれぞれ時刻t_a及びt_b
から第１図のフローに従つて一定期間の同期外れ
パタンの送出に引き続き同期パタンの送出を
行なう。時刻t_a、t_bに行われた伝送路の設定完了
の通知は両装置ａ及びｂに対し全く独立に行なわ
れても、後発の装置が同期パタンの送出開始を
した時点で両装置は相手装置からの同期パタン
を互いに送受する状態となる。

両装置は相手装置からの同期パタンを受信す
ると同期パタンの１となつているビツトを検出
して同期確立を行ない、同期確立が完了すると同
期回路をロツクし、自装置の自装置同期確立表示
レジスタをセツトした後、相手装置に同期確立パ
タンを一定期間送出する。両装置は相手装置か
らの同期確立パタンを受信すると自装置の相手
装置同期確立表示レジスタをセツトする。図の例
では装置ａが時刻t_c1に、装置ｂが時刻t_c2にそれ
ぞれ同期確立した示す。各装置は自装置同期確立
表示レジスタと、相手装置同期確立表示レジスタ
が共にセツトされるまで同期パタンのと送出を続
け、両レジスタがセツトされた時点で制御情報
B₀〜B₇の送受信（パタン）を開示する。図の
例ではこの時刻をt_dで示している。この制御にお
いて、各装置は同期確立パタンを受信中はその
前の状態を保持しておき、同期確立パタンによつ
て誤つて同期確立しないようにしておくことは勿
論である。

次に第２図Ｂにより、同期手順を終了した後、
制御情報B₀〜B₇の送受信状態（パタン）の時
に何らかの原因で同期が外れた場合の同期手順を
説明する。この例では時刻t_a′に装置ａが同期
外れとなつた場合を示している。

装置ａは同期外れとなつた時点t_a′で相手装置
同期確立表示レジスタ及び自装置同期確立表示レ
ジスタをリセツトし、同期外れパタンを送出し
第１図のシーケンスを再開する。同期確立状態に
ある相手装置ｂは同期外れパタンの検出は可能
であり、このパタンを検出すると相手装置同期確
立表示レジスタをリセツトし、同期確立パタン
を送出し、自装置の同期確立状態を保つたまま第
１図のシーケンスを再開する。この時の時刻を
t_c2′で示す。

双方の装置が同期外れとなつた場合は、送出し
た同期外れパタンはお互いに検出できないが、
この場合は双方の装置とも同期外れパタンの送
出から第１図のシーケンスを再開し第２図Ａの場
合と同様になる。いずれの場合においても両装置
は第１図のシーケンス上の何れかの状態となり、
独立にシーケンスを実行することが可能である。
なお、前記の同期外れの検出は、一定の間隔で送
られてくる同期ビツトＦの位置が１であることを
常に監視しておき、このビツトが０となつた場合
同期外れとすることにより容易に実行できる。ま
た、同期確立状態にない装置側では同期外れのパ
タンの検出は不可能であり無視されるが、この場
合はシーケンスの実行中であり無視しても問題は
生じない。

以上の説明では同期確立パタンを１として説明
したが、全ビツト誤りが生じ易い場合は負論理と
することにより安定化することが可能である。ま
た、同期外れパタンはB₀〜B₇のパタンが定め
られたパタンであれば良く、第２図Ｃに示した
のパタン以外でも良いことは勿論である。

また、上記説明では制御情報を8bit構成とした
場合を述べたが、Ｆの位置の同期ビツトが一定間
隔であれば制御情報は8bit以外の任意の構成で良
いことは勿論である。また、送受する情報は同期
外れパタンと同一のパタンが生じない限り、制御
情報以外の任意の情報で良い。また、情報の送受
においては１単位情報｛第２図ＣのB₀〜B₇｝で
誤り制御を行なう場合、偶数パリテイチエツクを
行なうことにより情報の無い場合のパタンを同期
パタンと同一とすることが可能であり、系の安定
化ができるほか、同期外れパタンをパリテイチエ
ツクで誤りとなるパタンとすることにより使用で
きないコードを無くすることが可能である。

第３図は本発明の方式による同期制御回路の一
実施例の構成を示すブロツク図で、１ａ，１ｂは
デジタル伝送路で結ばれた本発明による同期制御
回路、２ａ，２ｂは伝送路インタフエース装置、
３は送信デジタル情報、４は受信デジタル情報、
５はクロツク信号、６は伝送路の設定完了を示す
信号、７は送信制御情報入力端子、８は受信制御
情報出力端子、９，９′はデジタル伝送路、１０
は送信デジタル情報切換回路、１１は送信レジス
タ、１２は送信同期制御回路、１３は受信レジス
タ、１４は受信デジタル情報切換回路、１５は受
信同期制御回路を示す。ここで、同期制御回路１
ａと１ｂは全く同じ構成であり、また伝送路イン
タフエース装置２ａと２ｂも全く同じ構成であ
る。

次にその動作を説明する。

伝送路インタフエース装置２ａ及び２ｂはそれ
ぞれの同期制御回路１ａ及び１ｂに対し、受信デ
ジタル情報４の引き渡し及び送信デジタル情報３
の受け取りを行う。この送信及び受信デジタル情
報３及び４の引渡しはNRZ（Non・Return・to・
Zero）符号で行なわれる。クロツク信号５は前
記送受信デジタル情報に同期したRZ符号のクロ
ツク信号であり、同期制御回路１ａ及び１ｂの送
受信デジタル情報の引き渡し、受け取りのタイミ
ング制御を行なう。伝送路の設定完了を示す信号
６は、伝送路インタフエース装置２ａ及び２ｂ間
のデジタル伝送路９，９′の設定が完了しデジタ
ル情報の送受信が可能になつたことを同期制御回
路１ａ及び１ｂに伝え、同期制御回路１ａ及び１
ｂはこの信号により起動され第１図に示す同期制
御を開始する。

送信制御情報入力端子７へは送信制御情報B₀
〜B₇が加えられ、受信制御情報出力端子８から
は受信制御情報B₀〜B₇が出力される。送信デジ
タル情報切換回路１０は、第２図Ａ及びＢにで
示す制御情報の送受信状態では、送信制御情報入
力端子７から入力される情報B₀〜B₇が送信レジ
スタ１１に送出され、制御情報の送受信状態以
外の状態では送信同期制御回路１２からの制御パ
タンを送信レジスタ１１に送出する。また、第２
図Ｃの同期ビツトＦは常時送信同期制御回路１２
側の情報を送信レジスタ１１に送出する。この制
御情報の送受信状態とそれ以外の状態の識別は
受信同期制御回路１５からの通信可表示信号１０
１によつて識別される。送信レジスタ１１は9bit
のパラレル・シリアル変換シフトレジスタであ
り、送信同期制御回路１２から供給されるラツチ
信号１０２により送信デジタル情報切換回路１０
からの情報を取り込み、伝送路インタフエース装
置２ａ又は２ｂから供給されるクロツク信号５に
よりデジタル伝送路９又は９′の伝送ビツトレー
トに同期したデジタル信号に変換し、送信デジタ
ル情報３として伝送路インタフエース装置２ａ又
は２ｂに引き渡される。

送信同期制御回路１２は伝送路インタフエース
装置２ａ又は２ｂから供給されるクロツク信号５
を1/9分周し、ラツチ信号１０２として送信レジ
スタ１１に供給する。また、送信同期制御回路１
２は受信同期制御回路１５からの同期外れパタン
送出指示信号１０３及び同期確立パタン送出指示
信号１０４により起動される。

同期外れパタン送出指示信号１０３により起動
された場合は、同期外れパタンを一定期間送信
デジタル情報切換回路１０に供給し、引き続き同
期パタンを上記切換回路１０に供給する。

同期確立パタン送出指示信号１０４により起動
された場合は、同期確立パタンを一定期間送信
デジタル情報切換回路１０に供給した後、再び同
期パタンをその切換回路１０に供給する。

受信レジスタ１３は9bitのシリアル・パラレル
変換レジスタであり、伝送路インタフエース装置
２ａ又は２ｂから供給されるクロツク信号５によ
りデジタル伝送路９又は９′の伝送ビツトレート
に同期した受信デジタル信号を受信デジタル情報
４として取り込み、受信同期制御回路１５から供
給されるラツチ信号１０５により受信情報をパラ
レルの情報に変換し受信デジタル情報切換回路１
４に供給する。

受信デジタル情報切換回路１４は第２図Ａ，Ｂ
に示す制御情報の送受信状態の期間は、受信レ
ジスタ１３より供給される受信情報のB₀〜B₇を
受信制御情報出力端子８に出力すると共に同期ビ
ツトＦと共に受信同期制御回路１５に供給する。
また、制御情報の送受信状態以外の期間は受信
制御情報出力端子８への出力を停止する。この制
御情報の送受信状態とそれ以外の状態の識別は
受信同期制御回路１５からの通信可表示信号１０
１により行なわれる。

受信同期制御回路１５は第１図又は第２図に示
す同期制御手順の監視、同期確立の制御等を行な
う。まずデジタル伝送路９，９′の設定完了を示
す信号６を検出すると直ちに同期外れパタン送出
指示信号１０３を発生させ、送信同期制御回路１
２に同期外れパタンの送出を指示する。引き続き
受信同期制御回路１５は相手装置から送られてく
る同期パタンを受信し、同期の引き込みが完了
するとその同期回路をロツクし、自装置同期確立
表示レジスタをセツトし同期確立パタン送出指示
信号１０４を発生させ、送信同期制御回路１２に
同期確立パタンの送出を指示する。

第４図は第３図の受信同期制御回路１５の同期
引き込み動作に関係する部分１５′の詳細図を示
し、１５０は自装置同期確立表示レジスタ、１５
１及び１５８はゲート回路、１５２は微分回路、
１５３は1/9分周回路、１５４は同期監視回路、
１５５は相手装置同期確立表示レジスタ、１５６
は同期確立パタン検出回路、１５７は同期確立パ
タン検出回路、１５９は送信同期制御起動回路を
示す。

自装置同期確立表示レジスタ１５０は受信デジ
タル情報４の同期が確立している期間セツトされ
る。ゲート回路１５１は自装置同期確立表示レジ
スタ１５０がセツトさているとき受信デジタル情
報４を阻止し、リセツトされているとき通過させ
る。微分回路１５２はゲート回路１５１を通過し
たデジタル情報の０→１の変化点を抽出し、1/9
分周回路１５３のプリセツト信号１０６を作る。
プリセツト可能な1/9分周回路１５３は同期引き
込みが完了し、自装置同期確立レジスタ１５０が
セツトされ、ゲート回路１５１が阻止状態にある
時はプリセツト信号１０６が入力されないためイ
ンタフエース装置１ａ又は１ｂから供給されるク
ロツク信号を1/9分周しラツチ信号１０５を受信
レジスタ１３に供給する。自装置同期確立レジス
タ１５０がリセツト状態の場合は、この1/9分周
回路にプリセツト信号１０６が供給されプリセツ
トされる。この1/9分周回路のプリセツトは、プ
リセツト後９クロツク目にラツチ信号１０５を供
給するタイミングとすると、受信レジスタ１３の
内容が図に示す配列でラツチされデータとして取
り込まれる。この場合、同期引き込みができてい
ないと正しい位置に同期ビツトが現われない。

同期監視回路１５４は受信したデジタル情報の
同期ビツトＦを常時監視し、ラツチ信号１０７を
用いて同期ビツトが一定期間連続して１となるこ
とを検出し自装置同期確立表示レジスタ１５０を
セツトし、同期ビツト０を検出した場合、自装置
同期確立表示レジスタ１５０及び相手装置同期確
立表示レジスタ１５５をリセツトする。相手装置
同期確立表示レジスタ１５５は相手装置からの同
期パタンを検出した場合にセツトされ、自装置が
同期確立状態になつた以降に同期監視回路１５４
の出力が１→０に変化して同期外れを検出した場
合及び相手装置からの同期外れパタンを検出した
場合にリセツトされる。同期確立パタン検出回路
１５６は相手装置からの同期確立パタンを検出
し相手装置同期確立表示レジスタ１５５をセツト
する。この同期確立パタンの検出は受信デジタ
ル信号に１の連続が一定時間続くことを確認する
ことにより可能である。

同期外れパタン検出回路１５７は受信情報B₀
〜B₇のパタンが同期外れパタンであることを
確認することにより検出する。ゲート回路１５８
は自装置同期確認表示レジスタ１５０がセツトさ
れている時（自装置が同期確立されている時）、
同期外れパタン検出回路１５７で検出された同期
外れパタンの検出情報を通過させ、相手装置同
期確立表示レジスタ１５５をリセツトする。また
自装置同期確立表示レジスタ１５０がリセツト状
態の時（自装置の同期確立ができていない時）
は、前記同期外れパタンの検出情報を阻止し誤つ
て相手装置の同期外れパタンを検出することを防
ぐ。送信同期制御起動回路１５９は第３図の送信
同期制御回路１２を起動するためのものであり、
デジタル伝送路の設定完了を示す信号６により設
定完了が知られた時及び自装置同期確立表示レジ
スタ１５０がセツト状態からリセツト状態に変化
した時同期外れパタン送出指示信号１０３を発生
し、自装置同期確立表示レジスタ１５０がリセツ
ト状態からセツト状態に変化した時及び自装置同
期確立表示レジスタ１５０がセツト状態にある時
に、相手装置同期確立表示レジスタ１５５がセツ
ト状態からリセツト状態に変化した時同期確立パ
タン送出指示信号１０４を発生させ第３図で説明
した送信同期制御回路１２の制御の開始を指示す
る。

なお説明では省略したが、同期確立パタン検出
回路１５６が同期確立パタンの受信中に同期監
視回路１５４の動作を停止させる必要があるが、
これは同期確立パタンの受信中でかつ自装置の
同期確立表示レジスタがセツトされていない時に
は、同期監視回路１５４に入力されるラツチ信号
１０７を阻止するゲート回路を設ける等の方法に
より容易に実現できる。

以上説明したように、受信同期制御回路１５の
自装置同期確立表示レジスタと、相手装置同期確
立表示レジスタのセツトは全く独立に行なわれ
る。この両表示レジスタが共にセツトされている
期間、受信同期制御回路１５は通信可表示信号１
０１により通信可の状態を表示する。従つて送
信、受信の各デジタル情報切換回路１０及び１４
は送信制御情報入力端子７の情報を送出し、受信
制御情報出力端子８に受信情報を出力する状態と
なる。

また、以上の説明では、各装置が同期制御を開
始するまでは当該装置から同期パタン及び同期
確立パタンが送られてくることは無いとして説
明したが、各装置の状態等によりこのような状態
が生じる可能性の有る場合は、伝送路の設定完了
を示す信号６により同期制御を開始する場合に限
り同期ビツトが０となるリセツト信号（例えばオ
ール０）を一定期間送出し、相手装置をリセツト
することにより前記の状態による誤動作を防ぐこ
とが可能である。

以上説明したように、本発明によればデジタル
伝送路で結ばれている２つの装置が独立に同期制
御を行なうことが可能であり、完全に対等な状態
に置かれた装置間の同期制御が可能であり、例え
ば、予約により回線を設定する時のように両端末
装置が共に着呼を受け、同一の動作条件に設定さ
れ、いかなる手段によつても主従の関係を付ける
ことができない場合でも制御情報を両端末装置間
で送受するための同期制御ができるという利点が
ある。

【図面の簡単な説明】

第１図は本発明による同期制御方式の同期手順
を示すフローチヤート、第２図は本発明による同
期制御方式のタイムチヤートと使用するパタンを
示す図、、第３図は本発明の方式による同期制御
回路の一実施例の構成を示すブロツク図、第４図
は第３図の受信同期制御回路の同期引き込み動作
に関係する部分の詳細図である。１ａ，１ｂ……同期制御回路、２ａ，２ｂ……
伝送路インタフエース装置、３……送信デジタル
情報、４……受信デジタル情報、５……クロツク
信号、６……伝送路の設定完了を示す信号、７…
…送信制御情報入力端子、８……受信制御情報出
力端子、９，９′……デジタル伝送路、１０……
送信デジタル情報切換回路、１１……送信レジス
タ、１２……送信同期制御回路、１３……受信レ
ジスタ、１４……受信デジタル情報切換回路、１
５……受信同期制御回路、１０１……通信可表示
信号、１０２，１０５，１０７……ラツチ信号、
１０３……同期外れパタン送出指示信号、１０４
……同期確立パタン送出指示信号、１０６……プ
リセツト信号、１５０……自装置同期確立表示レ
ジスタ、１５１，１５８……ゲート回路、１５２
……微分回路、１５３……1/9分周回路、１５４
……同期監視回路、１５５……相手装置同期確立
表示レジスタ、１５６……同期確立パタン検出回
路、１５７……同期外れパタン検出回路、１５９
……送信同期制御起動回路。

Claims

【特許請求の範囲】

１デイジタル伝送路を介して結合された２つの
装置間の情報伝送のための同期制御方式におい
て、情報伝送の途中で同期はずれが生じた第１の
装置は、正常同期を確立している第２の装置に対
して同期はずれパタンを送出し、同期はずれパタ
ンを受信した第２の装置は、自装置の同期確立を
保持したまま第１の装置へ同期確立パタンに引き
続き同期パタンを送出し、第１の装置は該同期パ
タンを受信して同期確立を行つた後、同期確立パ
タンを送出し、前記２つの装置は、自装置の同期
確立後の同期パタン送出と、相手装置からの同期
確立パタンを受信したことにより情報伝送を再開
することを特徴とする同期制御方式。