JPH01197866A - インターフエース装置と方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は全般的に言えば、データ処理システムのインタ
ーフェース、より詳細に言えば、ｎビット幅のｍ倍のパ
ス幅を持つ入出力データ・パスに対して、ｎビット幅の
入出力データ・パスを有する装置をインターフェースす
るための装置に関する。

Ｂ、従来の技術 最近のプロセッサ技術は、入出力（Ｉｌｏ）装置をサポ
ート（援助）する開発の速度を道かに越えた速さで開発
されている。パソコン、ミニコン、またはマイコンの分
野で、それらのプロセッサが１ナノ秒の十分の−の速さ
でインストラクション（命令）を実行することが出来、
そして３２ビツトのデータ・パスの幅を持つようになっ
たが、比較的最近までのプロセッサは、１マイクロ秒の
十分の−の速さで命令を実行し、そして８ビツトのデー
タ・パスの幅を持つにすぎなかった。このように、Ｉ／
Ｏ装置技術は、遥かに遅いベースで開発されている。こ
れらの最近の高性能プロセッサの使用効率は、Ｉ／Ｏ／
Ｏ０速度に高く依存しているので（即ちプロセッサはデ
ィスク・ストレージや通信ボートなどのアクセス・タイ
ムに多くの時間を費やすので）、ユーザは、使用してい
るプロセッサのＩ／Ｏパスの低い帯域幅のために、それ
らのプロセッサが有している処理能力本来の姿を認識す
ることが出来なかった。

現在の技術収態のコンピュータで用いられている現在入
手可能なＩ／Ｏ装置の開発は、最近のプロセッサによっ
てサポートされているＩ／Ｏパスの帯域幅を十分にカバ
ーするまでに至っていない。

プロセッサ技術は、８ビツト幅のＩ／Ｏパスから、１６
ビツト幅のデータ・パスへ、そしていまや３２ビツト幅
のデータ・パスへと急速に進歩して来たが、現用の多く
の１　’／　Ｏ装置が、たった８ビツトのデータ・パス
しか持っていないことからみても、周辺装置の開発のサ
ポートは可成り遅れていると考えられる。

周辺装置の開発のベースが遅い１つの原因は、Ｉ／Ｏ装
置それ自身のコストの問題である。他の原因としては、
データ・パスに必要とするコネクタの接続子の数が多数
になるので、電子デバイスの実装の問題がある。

例えば３２ビツトのＩ／Ｏパスを持つ最新式のプロセッ
サが将来、３２ビツトの幅を有するＩ／Ｏ装置を使用す
る可能性があるのにも拘らず、３２ビツトのＩ／Ｏパス
を持つ万能型で非同期の受信／送信装置（Ｕｎｉｖｅｒ
ｓａｌ　Ａｓｙｎｃｈｒｏｎｏｓ　Ｒｅｃｅｉｖｅｒ／
Ｔｒａｎｓｍｉｔｔｅｒ−’Ｕ　Ａ　ＲＴ　）は現在、
存在していない。

この問題の解決を計る従来の方法は、例えば３２ビツト
のような新しいプロセッサが、８ビツトのＵＡＲＴと通
信している時に、そのプロセッサもまた、あたかも８ビ
ツト・パスに制限されているかのように、プロセッサを
効果的に動作させることであった。この問題解決法が採
った技術的妥協の持つ利害得失は、広く知られている通
りである。

Ｃ０発明が解決しようとする問題点 本発明の目的は、より広い幅のＩ／Ｏパスを持つ新しい
プロセッサに対して、狭い幅のＩ／Ｏパスを持つ現在の
Ｉ／Ｏ装置にインターフェースさせる機能を持たせるこ
とにより、新しいプロセッサが、あたかもそれ自身と同
じ広さのＩ／Ｏパスを持つＩ／Ｏ装置と通信しているか
のように、プロセッサを動作させることにある。

Ｄ０問題点を解決するための手段 本発明のＩ／Ｏバス拡張インターフェース技術は、ｎビ
ットのデータ・パスを有するＩ／Ｏ装置を、ｎビットの
ｍ倍のパス幅を持つホスト・コンピュータのＩ／Ｏパス
にインターフェースさせる。

このＩ／Ｏパス拡張回路は、■／Ｏデータ・パス幅の全
幅を与え、そして、プロセッサの実行動作と、Ｉ／Ｏバ
ス拡張インターフェースの回路動作とを時間的に重複さ
せて、コンピュータの性能を最大限に発揮させるインタ
ーフェースである。これは、（１）Ｉ／Ｏ装置から複数
の制御情報と、Ｉ／Ｏ装置から複数のデータ・フィール
ドとを事前に取り出して、遅滞なくホスト・コンピュー
タにその情報を与えること、（２）ホスト・コンピュー
タの遅延なしで、ホスト・コ・ンビュータからパス拡張
インターフェース回路にバースト書き込みで複数のバイ
トを書き込み、その後これらのバイトを個々にＩ／Ｏ装
置に送ることによって達成される。

本発明のパス拡張回路は、ホスト・コンピュータがホス
ト・コンピュータに聞達したｎビットのｍ倍のＩ／Ｏパ
スを介して通信する一組のレジスタ及び制御ロジックを
含んでいる。この制御ロジックの下で、このパス拡張回
路はＵＡＲＴのような外部Ｉ／Ｏ装置のｎビット・パス
を通して通信する。プロセッサは、書き込みレジスタに
、ｎビットのｍ倍のビット数を１回の書き込み動作で書
き込む０次に、パス拡張回路の動作を遂行することに゛
よって、このデータのｎビットの部分が外部のＩ／Ｏ装
置へ通信される。上述の動作とは対照的に、パス拡張回
路の制御ロジックは％　Ｉ／Ｏ装置のｎビットの読み取
りを相次いで読み取ることによって、ｎビットのｍ倍の
幅の読み取りレジスタにロードすることが出来るから、
ホスト・コンピュータのプロセッサは、ｎビットのｍ倍
のビット数を１回の読み取り動作で実行することが出来
る。更に、制御ロジックは、ｎビットのｍ倍のビット数
よりも少ない数でＩ／Ｏ装置の制御情報を転送するため
に、ホスト・コンピュータがＩ／Ｏ装置と通信すること
を許容する。

従って、本発明は、例えば３２ビツトのパス幅のように
、ｎビット（例えば８ビツト）の整数倍の大きさのブセ
ツサのＩ／Ｏパス幅に、ｎビットのＩ／Ｏパスを有する
装置からのデータ及び制御情報を多重化する簡単な手段
を与える。このＩ／Ｏパス拡張回路は、ｎビットよりも
大きいデータ・パスを持つプロセッサのＩ／Ｏパスの帯
域幅を得るために、紙庫でかつ効果的な手段を提供する
。

この回路は、プロセッサの基板にも、非インテリジェン
ト・アダプタにも、または、ｎビットよりも大きなＩ／
Ｏデータ・パスを持つプロセッサを含むインテリジェン
ト・アダプタにも使用することが出来る。例えばこの回
路は、８ビツトのＵＡＲＴ、８ビツトのディスケット制
御装置、複数バイトのデータを与える８ビツトの日付け
、時刻付き時計や、浮動小数点合致プロセッサ（ｆｌｏ
ａｔｉｎｇｐｏｆｎｔ　ｍａｔｃｈ　ｐｒｏｃｅｓｓｏ
ｒ　）などに使用することが出来る。

Ｅ、実施例 第１図を参照すると、ｎビットのデータ・パスを持つ１
個以上のＩ／Ｏ装置１及び２が、ｎビットのデータ・パ
スを介して、本発明のＩ／Ｏパス拡張回路／Ｏ中の１組
のインターフェース・レジスタ３．４及び５と通信する
ためのブロック図が示されている。細部については後述
するが、レジスタ３．４及び５は、ｎビット幅のｍ倍の
データ・パスの幅を持つホスト・コンピュータのＩ／Ｏ
データ・パス８と通信する。また、細部については後述
するが、ホスト・コンピュータのＩ／Ｏアドレス・パス
９と通信するＩ／Ｏアドレス及び制御デコード・ロジッ
ク・ユニット７が、Ｉ／Ｏパス拡張回路／Ｏ中に含まれ
ている。また、Ｉ／Ｏ装置１及び２、インターフェース
・レジスタ３．４及び５、そしてＩ／Ｏアドレス及び制
御デコード・ロジック・ユニット７は、装置制御ロジッ
ク・ユニット６によって、直接に通信される。

インターフェース・レジスタ３．４及び５のパス幅は、
Ｉ／Ｏデータ・パス８の幅と同じである。

各レジスタはＩ／Ｏバス拡張回路／Ｏ内で独立してゲー
トされるｎビット・セグメントで構成されている。これ
らのレジスタは、Ｉ／Ｏデータ・パス８の全体のパス幅
で、Ｉ／Ｏデータ・パス８へゲート（接続）され、また
はＩ／Ｏデータ・パス８からゲートされる。これらの各
レジスタはＩ／Ｏパスによって別個にアドレス可能であ
る。

装置割り込みインターフェース・レジスタ３は、Ｉ／Ｏ
装置がサービスを必要とするとき、装置制御ロジック・
ユニット６によってロードされる。

このレジスタのフォーマットは、Ｉ／Ｏ装置のパス幅と
プロセッサのデータ・パスの幅の両方に従属している。

このレジスタの目的は、Ｉ／Ｏ装置のｎビットのサービ
ス要求を単にサービスするだけではなく、Ｉ／Ｏパス拡
張回路／Ｏをして、■／Ｏデータ・パス８へより大きな
データをゲートさせるための目的を持っている。Ｉ／Ｏ
装置１または２の１つがｎビットＵＡＲＴがであるこの
場合において、このレジスタは、ＬｊＡＲＴ要求サービ
ス識別子と、ＵＡＲＴから装置制御ロジック・ユニット
６によって読み取られた実際のサービス要求とを含んで
いる。

Ｉ／Ｏ装置が、プロセッサにおいて利用できるデータを
持っていることを表示して、サービスな要求した時、装
置読み取りデータ・インターフェース・レジスタ４は、
装置制御ロジック・ユニット６によってそのデータをロ
ードされる。装置制御ロジック・ユニット６は、Ｉ／Ｏ
装置のサービス要求によってホスト・プロセッサに割り
込む前に、Ｉ／Ｏ装置からのデータを、装置読み取りデ
ータ・レジスタ４により自動的に読み取らせ、そしてそ
のレジスタの適当なｎビット・セグメント中にそのデー
タを入力させる。

ある特定の実施例において、装置読み取りデータ・レジ
スタ４を、複数個重複して設けることが可能である０例
えば、Ｉ／Ｏ装置が、Ｉ／Ｏデータ・パスの幅で２度以
上のバッファ動作、または取り出し動作を行う能力を持
ち、Ｉ／Ｏパスから別個にアドレスすることの出来る１
つ以上の装置読み取りデータ・レジスタを設けることは
利益がある。

Ｉ／Ｏパス拡張回路／Ｏの利点は、プロセッサの割り込
みの時に、プロセッサまたはＩ／Ｏパスを待機させるこ
となく、データを利用可能にさせることにある。これは
また、読み取り動作の際にＩ／Ｏパスの帯域幅をフルに
活用することが出来る。更に、上で説明してきた実施例
で与えられる他の利点は、ホスト・プロセッサが、前に
読み取ったデータを処理している闇に、装置制御ロジッ
ク・ユニット６がＩ／Ｏ装置、１または２から付加的な
より多くのデータを事前に取り出すことが出来ことにあ
る。

装置書き込みデータ・インターフェース・レジスタ５に
対して複数のアドレスがある。これらの複数のアドレス
は、サポートされているＩ／Ｏ装置の数と、両方のデー
タ・パスの幅とに依存する。

ｎビット幅のホスト・コンピュータのＩ／Ｏパスのｍ倍
の幅のパスと通信するｎビットのＩ／Ｏ装置１または２
の例において、装置データ書き込みレジスタ５に対する
各１／Ｏ装置１または２に対して４個の別個のアドレス
がある。これらのレジスタに対するアドレスの第１のア
ドレスは、４バイトの書き込みを表わし、第２のアドレ
スは３バイトの書き込みを表わし、第３のアドレスは２
バイトの書き込みを表わし、第４のアドレスは１バイト
の書き込みを表わす。

装置制御ロジック・ユニット６が、Ｉ／Ｏパス、書き込
み動作をデコードする時に、装置制御ロジック・ユニッ
ト６は、装置書き込みデータ・レジスタ５の適当なアド
レスに、ｉ／Ｏパスをゲートする０次に、装置書き込み
データ・レジスタ５はｎビットに／Ｏ装置に適当な数の
データ・バイトをゲートすることが出来る。この特徴に
よって、書き込み動作の間で、ホスト・プロセッサが■
／Ｏバスの帯域幅を完全に利用すること、そして装置制
御ロジック・ユニット６がＩ／Ｏ装置に対して、１バイ
トの書き込み動作でデータをゲートすることを可能にし
て、プロセッサが他の仕事を遂行する余裕を与える。

装置制御ロジック・ユニット６は、Ｉ／Ｏ装置１または
２からの割り込みと、Ｉ／Ｏバス８及び９からの読み取
り及び書き込み要求とに応答するに必要な機能を備えて
いる。

Ｉ／Ｏ装置１または２が割り込みによってサービスを要
求した時、装置制御ロジック・ユニット６は、Ｉ／Ｏ装
置からのサービス要求を読み取り、そして、その要求と
、必要に応じて付加的なデータとを装置割り込みレジス
タ３にゲートする。次に、そのサービス要求は、Ｉ／Ｏ
装置によってなされたサービス要求のタイプに応じてプ
ロセッサに選択的に割り込む。

書き込みデータ・レジスタ５に所定の情報が書き込まれ
たことを、装置制御ロジック・ユニット６が、Ｉ／Ｏア
ドレス及び制御デコード・ロジック・ユニット７によっ
て、通知された時、装置制御ロジック・ユニット６は、
書き込みデータ・レジスタ５からデータをＩ／Ｏ装置へ
移動する。

ホスト・コンピュータが利用できるデータを持っている
ことを表示して、Ｉ／Ｏ装置１または２が、そのデータ
の読み取りを要求した時、この制御ロジック・ユニット
６は、Ｉ／Ｏ装置からデータを読み取り、そして読み取
りデータ・レジスタ４の適当なｎビットのセグメントに
そのデータをゲートすることを可能とする。この特徴に
よって、Ｉ／Ｏパス拡張回ｗ１／Ｏがプロセッサに対し
て非同期で動作するのを可能とする。また、装置制御ロ
ジック・ユニット６は、データの喪失がないことを保証
するために、２つのＩ／Ｏデータ・パスの間に同期間係
を与える。

アドレス及び制御デコード・ロジック・ユニット７は、
Ｉ／Ｏ装置への書き込み動作の間で書き込みデータ・レ
ジスタ５ヘデータをゲートするために必要な制御を与え
る。また、アドレス及び制御デコード・ロジック・ユニ
ット７は、ホスト・プロセッサが読み取り動作を行うた
めに、Ｉ／Ｏデータ・パスへ、読み取りデータ・レジス
タ４及び装置割り込みレジスタ３をゲートするロジック
を与える。

第２図はナショナル・セミコンダクタ社の８ビットＵＡ
ＲＴ、部品番号Ｎ５１６５５０Ａを、３２ビツトのデー
タ・パスにインターフェースするためのＩ／Ｏパス拡張
回路の実施例を示してし）る。

ここで、特定の８ビットＵＡＲ’ｌ挙げて本発明の１実
施例を以下に説明するけれども、ｎビット幅七ｍ倍した
幅の拡張Ｉ／Ｏパスを、ｎビット幅を持つ他の任意の装
置のＩ／Ｏパスに適用出来る本発明の技術的範囲を、こ
の特定の実施例によって制限するよう解釈されるべきで
はない。この実施例において、装置の制御ロジックは、
ＵＡＩ’ＬＴ制御ロジック１２と、３２ビツト対８ビツ
トのマルチプレクサ（ＭＰＸ）１４と、ＵＡＲＴ識別レ
ジスタ１６とを含んでいる。

この論理回路は、ＵＡＲＴの割り込み識別レジスタ、ラ
イン８態レジスタ及びＬｌＡＲＴの８ビツトのパスから
ホスト・プロセッサの３２ビツトのパスへの転送保持レ
ジスタを転換（ｃｏｎｖｅｒｔ　）する。

また、この論理回路は、割り込み付勢レジスタ、Ｆ　Ｉ
　Ｆ　Ｏ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ　）
レジスタ、モデム制御、ボート書き込みデータ・レジス
タへのライン制御レジスタ及びモデム状態レジスタ及び
ボート読み取りデータ・レジスタへのモデム状態レジス
タ及び除数ラッチ・レジスタを転換する。これらの転換
動作は、Ｉ／Ｏ装置の初期化時にのみ必要とするだけな
ので、説明を簡明にするために、これらの転換について
は説明しない。

ＵＡＲＴ制御ロジック１２の機能は（１）サービスされ
るべきＵＡ１’ｔＴ、０乃至Ｎを選択すること、（２）
マルチプレクサ１４に差し向けることによって、ボート
読み取りデータ・レジスタ１９と、ボート書き込みデー
タ・レジスタ２０の適当なセグメントに８ビツト・パス
から、または８ビツト・パスへデータをゲートすること
、（３）ＵＡＲＴ割り込みラインと、割り込み識別レジ
ススタの割り込み内容とを感知し、そして、適当な状態
が満たされた時、ホスト・プロセッサへの割り込みを発
生する。

ＵＡＲＴ識別レジスタ１６は、サービスされる現在のＵ
ＡＲＴの識別子を記憶するメカニズムを与える。また、
これらのレジスタは複数ＤＡＲＴの要求サービスが同時
に生じた場合、ＵＡＲＴの選択にっていの優先性を与え
る。ボート割り込みレジスタ１８は、ＵＡＲＴ制御ロジ
ック１２によって、（１）ＤＡＲＴ識別レジスタ１６の
内容（２バイト）と、（２）サービスを必要とするＵＡ
ＲＴか−らの割り込み識別レジスタの内容とをロードさ
れる単一の３２ビツト幅のレジスタである。

ボート読み取りデータ・レジスタ１９は、受取リパツフ
ァの内容と、データ・サービスを必要とするＵＡＲＴの
ためのライン状態レジスタの内容とがゲートされる単一
の３２ビツト幅のレジスタである。

１つのＵＡＲＴ毎にただ１つの物理的なボート書き込み
データ・レジスタがあるけれども、このレジスタ２０は
、始動された各ＵＡＲＴに対して４度アドレスすること
が出来る。各ＵＡＲＴ毎に４つのアドレスがＩ／Ｏパス
に置かれた複数の有効バイトのデータをＤＡＲＴ制御ロ
ジック１２に通告するために使われる０例えば、アドレ
スＸは、４バイトのデータがＩ／Ｏパスに置かれたこと
を表示し、アドレスｘ　＋　１は、３バイトのデータが
１／Ｏパスに置かれたことを表示し、アドレスＸ＋２は
、２バイトのデータがＩ／Ｏパスに置かれたことを表示
し、アドレスｘ　＋　３は、１バイトのデータがＩ／Ｏ
パスに置かれたことを表示する。

Ｉ／Ｏアドレス及び制御デコード・ロジック１７は、Ｉ
／Ｏ読み取り及び書き込み制御ラインをデコードし、そ
して選択されたレジスタから、または選択されたレジス
タヘデータをゲートし、そして、適当なレジスタを選択
するために、Ｉ／Ｏアドレスをデコードする。

第８図乃至第７図を参照すると、８ビツトＵＡＲＴを３
２ビツトのコンピュータＩ／Ｏパスにインターフェース
するために、本発明が適用された第２図の装置の動作を
説明するためのフロー・チャートが示されている。第３
図に示した処理方向を決定するためのブロック３１乃至
３３は、３つの状態を表わしており、その各状態の下で
、第２図のＵＡＲＴ制御ロジック１２は、第２図のＵＡ
ＲＴのＯ乃至Ｎ１またはホスト・コンピュータの１／Ｏ
パス２１に応答する。第３図のブロック３１において、
ＤＡＲＴ３の０乃至Ｎの内の１つが割り込みを発生した
と仮定する。この割り込みによって、この装置の動作は
第４図に示された割り込みサービス・ルーチンに進む。

第４図のステップ−４０において、Ｉ／Ｏパス制御ロジ
ック１７は、ホスト・コンピュータの３２ビツトＩ／Ｏ
パス２１からのＩ／Ｏアクセスを阻止するためか、また
は現在の処理動作により干渉されるのを阻止するために
付勢（ｃｎａｂｌｅ　）される。

同時に、ＤＡＲＴ識別レジスタ１６中に現在ある識別子
は、ＵＡＲＴ、Ｏ乃至ＮのうちのどのＵＡＲＴが割り込
みを発生したかを知るためのロジック（論理回路）を付
勢するために活性化される。

ステップ４１において、ＵＡＲＴ制御ロジック１２は、
ＵＡＲＴ識別レジスタ１６に現在記憶されている特定の
識別子を持つ特定のＤＡＲＴのＤＡＲＴ割り込み識別レ
ジスタを読み取る。ＤＡＲＴ割り込みインストラクショ
ン・レジスタの内容は、以下に細述する転送保留レジス
タの空状態、モデムの状態、又は受取りの状態などの割
り込みタイプのうちのどのタイプのＤＡＲＴ割り込みイ
ンストラクションが処理中であるかを、このロジックに
知らせる。次に、これらの内容はボート割り込みレジス
タ１８のセグメントにゲートされる。ステップ４２にお
いて、ＵＡＲＴＩＩ別レジスタ１６の内容はボート割り
込みレジスタ１８の適当なセグメントにゲートされる。

ステップ４３において、ホスト・ジンピユータのパスか
らのＩ／Ｏ装置の書き込みが処理中であるか否かを決定
するためのテストが、ＵＡＲＴ制御ロジック１２によっ
て行われる。若し、ホスト・コンピュータからＩ／Ｏ装
置の書き込みが処理中であれば、ステップ４４でフラグ
がセットされ、このデータ・パスからホスト・コンピュ
ータの■／Ｏ書き込みの不当な遅延を阻止するために、
とのＤＡＲＴ割り込み処理を中止させる。ステップ４３
において、Ｉ／Ｏ書き込みが処理中の状態ではない場合
、ステップ４５において、Ｉ／Ｏ読み取りが処理中であ
るか否かを決めるテストが行われる。若し読み取りが処
理中であれば、ステップ４６において、割り込み処理を
中止させるフラグをセットして、ホスト・コンピュータ
を遅延することがないように、ホスト・コンピュータを
して、Ｕ　Ａ　ＲＴ及びパス拡張回路からのデータの読
み取りを直ちに進行させる。ステップ４５において、処
理中のＩ／Ｏ読み取りがないと決定された場合、ステッ
プ４７において、ＤＡＲＴ割り込みが、受取りタイプで
あるか否かを決めるテストが行われる。ＤＡＲＴ割り込
みが受取りタイプでない場合、ステップ４８において、
ＵＡＲＴ制御ロジック１２は、コンピュータ割り込みを
発生し、この割り込みは、３２ビツトのホスト・コンピ
ュータ■／Ｏパス２１に伝達される。その後、ステップ
４９において、１／Ｏ読み取り及び書き込みは、■／Ｏ
バス制御ロジック１７によって、その阻止状態を解除す
ることが出来る。

ステップ４７において、ＤＡＲＴ割り込みが受取りタイ
プの割り込みであると仮定する。受取りライン状態、受
取りデータ可能及びキャラクタ時間切れが、この受取り
タイプの例である。この動作は第５図に示したフロー・
チャートに従って進行する。ステップ５１において、Ｕ
ＡＲＴのライン状態レジスタが読み取られ、そしてボー
ト読み取りデータ・レジスタ１９の適当なセグメントに
ゲートされる。ライン状態レジスタの内容は８ビツトを
含んでいる。この動作のためのＵＡＲＴアドレスはＵＡ
ＲＴｍ別レジスタ１６の内容から知ることが出来る。ス
テップ５２において、ＵＡＲＴ受取リパツすァの内容が
読み取られ、そしてボート読み取りデータ・レジスタ１
９の適当なセグメントにゲートされる。この動作は８ビ
ツト・データ・バイトをボート読み取りデータ・レジス
タ１９中にロードする。ステップ５３において、ＵＡＲ
Ｔのライン状態レジスタは、再度読み取られ、そしてそ
の内容はボート読み取りデータ・レジス、り１９の適当
なセグメントにゲートされる。ステップ５４において、
ＵＡＲＴ受取リパツすァは、再度読み取られ、そしてそ
の内容はボート読み取りデータ・レジスタ１９の適当な
セグメントにゲートされる。ボート読み取りデータ・レ
ジスタ１９は現在、３２ビツトを含んでいる。ステップ
５５において、割り込みが、ホスト・コンピュータの３
２ビツトＩ／Ｏパス２１に発生され、そして、ステップ
５６において、Ｉｌｏ読み取り及び書き込みがＩ／Ｏパ
ス制御ロジック１７によって非阻止状態にされる。その
後、動作は第３図の３つの処理決定ブロックへ進む。

第３図のブロック３２において、プロセッサがパス拡張
回路からデータを読み取る準備が出来たことの表示を、
Ｉｌｏの読み取り−が検出したものとする。この場合、
動作は第６図のフロー・チャートのプロシージャに従う
。

第６図において、Ｉｌｏ読み取りが検出された時、ステ
ップ６１において、ＵＡＲＴ制御ロジック１２は、その
後にＩ／Ｏ拡張回路に干渉するすべてのＤＡＲＴ割り込
みを阻止する。ステップ６２において、ホスト・コンピ
ュータのこのＩｌｏ読み取りがＩ／Ｏボート割り込みレ
ジスタ１８のシステム読み取りであるか否かを決めるテ
ストが行われる。若し、Ｉ／Ｏボート割り込みレジスタ
１８のシステム割り込みであれば、Ｉ／Ｏボート割り込
みレジスタ１８の内容は、Ｉ／Ｏバス・データ・ドライ
バ及びレシーバ２４を介してホスト・コンピュータの３
２ビツトのＩ／Ｏパス２１−にゲートされる。若し、Ｉ
ｌｏ読み取りが、Ｉ／Ｏボート割り込みレジスタ１８の
システム割り込みでなければ、ステップ６４において、
特定のＵＡＲＴレジスタが、ＵＡＲＴからＩ／Ｏバス２
１ヘゲートされる。ステップ６８において、若し、この
Ｉｌｏ読み取りが、ＤＡＲＴ割り込みのサービスの中止
期間中に生じたとすれば（第４図のステップ４６参照）
、動作は第４図のステップ４７に戻って、ＤＡＲＴ割り
込みを再開始する。そうでなれれば、Ｉ／Ｏ装置読み取
りサービスの始めにおけるステップ６１で以前に阻止さ
れていたＤＡＲＴ割り込みを受取る目的で、ＵＡＲＴ制
御ロジック１２を再度付勢するためにステップ６９に進
む。

第６図のＩｌｏ読み取り動作において、ボート割り込み
レジスタ１８（ステップ６８）のシステム読み取りの代
りか、または特定のＵ　Ａ　ＲＴ、レジスタ（ステップ
６４）の読み取りの代は、ボート読み取りデータ・レジ
スタ１９のシステム読み取りである。若しこのサービス
がステップ６５において要求されたならば、動作は、ス
テップ６６に進み、そこで、ボート読み取りデータ・レ
ジスタ１９は、Ｉ／Ｏパス・データ・ドライバ及びレシ
ーバ２４を介してホスト・コンピュータの８２ピツトＩ
／Ｏパス２１にゲートされる。然しながら、ボート読み
取りデータ・レジスタ１９の内容をホスト・コンピュー
タヘゲートした後に、ステップ６７において、若し、Ｄ
ＡＲＴ中に未だ受取ったデータが残っていることを、最
後のＤＡＲＴライン状態レジスタが表示したとすると、
動作は、第５図に開運して説明した受取り割り込みの処
理に飛び越す。

第３図を参照して、若し、ブロック３３において、Ｉ／
Ｏ書き込みが、検出されたならば、ホスト・コンピュー
タがＵＡＲＴからデータを書き込む準備が整っているこ
とを表示して、動作は第７図のステップ７１に進み、そ
のステップにおいて、その後のＤＡＲＴの割り込みは、
ＵＡＲＴ制御ロジック１２によって、パス拡張回路に入
るのを阻止される。ステップ７２において、若し、ホス
ト・システムがボート書き込みレジスタ２０にデータを
書き込むことを要求したならば、所定のボート書き込み
レジスタ２０がステップ７５において選択される。ステ
ップ７６において、データはホスト・コンピュータから
選択されたボート書き込みレジスタヘゲートされ、そし
て、ステップ７７において、適当な数のバイト（ステッ
プ７６においてゲートされたデータに対して選択された
、ステップ７５のアドレスに依存する）が、ボート書き
込みレジスタ２０から選択されたＵＡＲＴにゲートされ
る。その後、ステップ７１におけるＵＡＲＴは、ステッ
プ７８において阻止状態が解除される。ステップ７２に
おいて、若し、ホスト・コンピュータからの要求がボー
ト書き込みレジスタ２０へのデータの書き込みではなく
、ＵＡＲＴへ直接に書き込む要求であったとすると、ス
テップ７３において、適当なＵＡＲＴがＵＡＲＴ制御ロ
ジック１２によって選択され、そしてステップ７４にお
いて、データはＵＡＲＴに直接にゲートされる。その後
、ステップ７８において、７１において阻止されたＵＡ
ＲＴの割り込みは阻止を解除され、そして動作は、第３
図に戻って、次のＵＡＲＴ割り込みか、又は夏／Ｏ読み
取りか、又はＩ／Ｏ書き込みを待つ。

以上の説明を要約すると、ｎビットのデータ・パスを有
するＩ／Ｏ装置を、ｎビットのｍ倍の■／Ｏデータ・パ
スを持つホスト・プロセッサにインターフェースする拡
張インターフェース技術が示された０本発明のＩ／Ｏパ
ス拡張回路は、Ｉ／Ｏデータ・パス幅の全幅を与え、そ
して、プロセッサの実行動作と、Ｉ／Ｏパス拡張インタ
ーフェースの回路動作とを時間的に重畳させて、コンピ
ュータの性能を最大限に発揮させるインターフェース　
。

である。これは、（１）Ｉ／Ｏ装置から複数の制御情報
と、Ｉ／Ｏ装置から複数のデータ・フィールドとを事前
に取り出して、遅滞なくホスト・コンピュータにその情
報を与えること、（２）ホスト・コンピュータの遅延な
しで、ホスト・コンピュータからパス拡張インターフェ
ース回路にバースト書き込みで複数のバイトを書き込み
、その後これらのバイトを個々にＩ／Ｏ装置に送ること
によって達成される。

Ｆ０発明の効果 上述したように、本発明は、より広い幅の■／Ｏパスを
持つ新しいプロセッサに対して、狭い幅のＩ／Ｏバスを
持つ現在のＩ／Ｏ装置にインターフェースさせる機能を
持たせることにより、新しいプロセッサが、あたかもそ
れ自身と同じ広さの１／Ｏパスを持つＩ／Ｏ装置と通信
しているかのように、プロセッサを動作させるインター
フェース回路を提供する。

【図面の簡単な説明】

第１図は本発明に従ったＩ／Ｏバス拡張回路のブロック
図、第２図は８ビツトＵＡＲＴが３２ビツトのコンピュ
ータＩ／Ｏデータ・パスにインターフェースされている
パス拡張回路の本発明の実施例を示す図、第３図乃至第
７図は、８ビツトＩ／Ｏドータ・パスを有するＵＡＲＴ
を３２ビツトのコンピュータＩ／Ｏデータ・パスにイン
ターフェースする第２図に示された本発明の装置の動作
を説明するためのフローチャートである。 １．２・・・・Ｉ／Ｏ装置、３・・・・装置割り込みレ
ジスタ、４・・・・装置読み取りデータ・レジスタ、５
・・・・装置書き込みレジスタ、６・・・・装置制御ロ
ジック・レジスタ、７・・・・Ｉ／Ｏアドレス及び制御
デコード・ロジック・ユニット、８・・・・Ｉ／Ｏデー
タ・パス、９・・・・Ｉ／Ｏアドレス・パス、／Ｏ・・
・・Ｉ／Ｏパス拡張回路、１２・・・・ＵＡＲＴ制御ロ
ジック、１４・・・・マルチプレクサ、１６・・・・Ｕ
ＡＲＴｌｉ別レジスタ、１８・・・・ボート割り込みレ
ジスタ、１９・・・・ボート読み取りレジスタ、２０・
・・・ボート書き込みレジスタ、２１・・・・３２ビツ
トＩ／Ｏパス、２４・・・・Ｉ／Ｏパス・データ・ドラ
イバ及びレシーバ。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代　理　人　　弁理士　　山　　本　　仁　　朗（外１
名） 豹１田 關　々台 １３図

Claims (2)

【特許請求の範囲】
1. （１）ｎビットＩ／Ｏデータ・バスをもつＩ／Ｏデバイ
   スと、ｎビットのｍ倍のプロセッサＩ／Ｏデータ・バス
   との間の通信のためのインターフェース装置であつて、 （ａ）一群のデータ領域を一時的に記憶するためのレジ
   スタ手段と、 （ｂ）上記ｎビットＩ／Ｏデータ・バスをもつＩ／Ｏデ
   バイスから一度に１つのデータ領域ずつ、上記一群のデ
   ータ領域をプリフェッチし、該一群のデータ領域を上記
   レジスタ手段に記憶し、そして該プリフェッチされた一
   群のデータ領域を、上記プロセッサの一回の読取で上記
   ｎビットのｍ倍のプロセッサＩ／Ｏデータ・バスに利用
   可能とするための制御論理手段とを具備する、 インターフェース装置。
2. （２）ｎビットＩ／Ｏデータ・バスをもつＩ／Ｏデバイ
   スと、ｎビットのｍ倍のプロセッサＩ／Ｏデータ・バス
   との間の通信のための方法であつて、（ａ）一群のデー
   タ領域を、データ処理装置のレジスタに一時的に記憶し
   、 （ｂ）上記ｎビットＩ／Ｏデータ・バスをもつＩ／Ｏデ
   バイスから一度に１つのデータ領域ずつ、上記ｎビット
   Ｉ／Ｏデータ・バスに沿つて上記一群のデータ領域をプ
   リフェッチし、 （ｃ）上記データ領域を上記レジスタに記憶し、（ｄ）
   上記データ領域を、上記プロセッサの一回の読取で上記
   ｎビットのｍ倍のプロセッサＩ／Ｏデータ・バスに利用
   可能とする段階を有する、インターフェース方法。