JPH01198101A - 電流源回路およびこれを利用する演算増幅器回路 - Google Patents
電流源回路およびこれを利用する演算増幅器回路Info
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- JPH01198101A JPH01198101A JP63304323A JP30432388A JPH01198101A JP H01198101 A JPH01198101 A JP H01198101A JP 63304323 A JP63304323 A JP 63304323A JP 30432388 A JP30432388 A JP 30432388A JP H01198101 A JPH01198101 A JP H01198101A
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- 229920006395 saturated elastomer Polymers 0.000 abstract 2
- 238000000034 method Methods 0.000 description 3
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- 238000010586 diagram Methods 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
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- H03F2203/45696—Indexing scheme relating to differential amplifiers the LC comprising more than two resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、一般に演算増幅器回路に関し、更に詳細には
、調節可能でかつＪＦＥＴの飽和電流（１，８８）に実
質的に等しく、あらゆる温度で■を実質的に追尾する電
流（Ｉ、）を発生するＳＳ 接合電界効果トランジスタ（ＪＦＥＴ）電流源に関する
。この電流（Ｉ、）は低入力オフセット電庁（ｖｏ８）
とＶ。８の低温度係数とを生じる差動入力段に結合する
ＪＦＥＴフォロワをバイアスする。
、調節可能でかつＪＦＥＴの飽和電流（１，８８）に実
質的に等しく、あらゆる温度で■を実質的に追尾する電
流（Ｉ、）を発生するＳＳ 接合電界効果トランジスタ（ＪＦＥＴ）電流源に関する
。この電流（Ｉ、）は低入力オフセット電庁（ｖｏ８）
とＶ。８の低温度係数とを生じる差動入力段に結合する
ＪＦＥＴフォロワをバイアスする。
［従来の技術〕
ＪＦＥＴフォロワを利用してＰＮＰ差動段を駆動する演
算増幅器においては、ＪＦＥＴフォロワにそれぞれＩ
（ゲートとソースとを短絡したＳＳ 状態でのドレイン電流）に等しい電流を供給することが
望ましい。このように、ＪＦＥＴフォロワのゲート・ソ
ース間電圧（Ｖ ａｓ）は０に等しく、その温度係数は
０に等しい。更に、各ＪＦＥＴフォロワの■Ｇｓ（すな
わち、ｖＧｓｌとｖＧｓ２）が０に等しい状態で、ＪＦ
ＥＴフォロワのオフセット電圧（ｖＧｓｌ−ｖＧｓ２）
はこのＪＦＥＴオフセット電圧の温度係数の場合と同様
に０である。今までは、プロセス変動のためＪＦＥＴフ
ォロワをバイアスするに必要な電流を確実にＪＦＥＴフ
ォロワのＩＤ５Ｓに等しくすることはできなかった。
算増幅器においては、ＪＦＥＴフォロワにそれぞれＩ
（ゲートとソースとを短絡したＳＳ 状態でのドレイン電流）に等しい電流を供給することが
望ましい。このように、ＪＦＥＴフォロワのゲート・ソ
ース間電圧（Ｖ ａｓ）は０に等しく、その温度係数は
０に等しい。更に、各ＪＦＥＴフォロワの■Ｇｓ（すな
わち、ｖＧｓｌとｖＧｓ２）が０に等しい状態で、ＪＦ
ＥＴフォロワのオフセット電圧（ｖＧｓｌ−ｖＧｓ２）
はこのＪＦＥＴオフセット電圧の温度係数の場合と同様
に０である。今までは、プロセス変動のためＪＦＥＴフ
ォロワをバイアスするに必要な電流を確実にＪＦＥＴフ
ォロワのＩＤ５Ｓに等しくすることはできなかった。
この問題を解決する１つの試みでは電圧供給源に結合さ
れたソース端子とゲート・ソース端子間に結合された可
変抵抗器とを備えたＪＦＥＴを利用した。基準電流を抵
抗器に供給するが、この基準電流はＪＦＥＴのピンチオ
フ電圧に比例する。
れたソース端子とゲート・ソース端子間に結合された可
変抵抗器とを備えたＪＦＥＴを利用した。基準電流を抵
抗器に供給するが、この基準電流はＪＦＥＴのピンチオ
フ電圧に比例する。
所望電流はＪＦＥＴのドレインに現われる。このような
構成は１９８８年４月５日に発行され、本発明の譲受人
に譲渡された「トリム可能な電流源」と題する米国特許
第４．７３６．１２６号に図示、説明されている。そし
て、１個の演算増幅器と関連して使用するとき、この方
法は極めて満足な結果を示した。
構成は１９８８年４月５日に発行され、本発明の譲受人
に譲渡された「トリム可能な電流源」と題する米国特許
第４．７３６．１２６号に図示、説明されている。そし
て、１個の演算増幅器と関連して使用するとき、この方
法は極めて満足な結果を示した。
［発明が解決しようとする課８］
残念ながら、この方法を複数の演算増幅器から成る集積
回路に使用すると配置が一層複雑になる。
回路に使用すると配置が一層複雑になる。
改良された演算増幅器回路を提供するのが本発明の目的
である。
である。
本発明の他の目的は、ＩＤ５Ｓに実質上等しい電流を発
生し、あらゆる温度でＩ、８８を実質上追尾する、演算
増幅器と関連して使用する、電流源を提供することであ
る。
生し、あらゆる温度でＩ、８８を実質上追尾する、演算
増幅器と関連して使用する、電流源を提供することであ
る。
本発明の更に他の目的は、ＩＤＳＳに実質上等しい調節
可能な電流を発生し、演算増幅器と関連して使用する、
集積回路に関する大きな配置上の問題の無い改良された
回路を提供することである。
可能な電流を発生し、演算増幅器と関連して使用する、
集積回路に関する大きな配置上の問題の無い改良された
回路を提供することである。
本発明の更に他の目的は、演算増幅器の差動入力段と関
連するＪＦＥＴフォロワのＩＤ５８に実質上等しい調節
可能な電流源を提供することである。
連するＪＦＥＴフォロワのＩＤ５８に実質上等しい調節
可能な電流源を提供することである。
［課題を解決するための手段および作用］本発明の幅広
い特徴によれば、調節可能でかつｌ （ここでＩＤ
５ｓはＪＦＥＴのソース端子とＳＳ ゲート端子とを短絡したときのドレイン電流である）に
実質上等しい電流を発生する回路であって、第１の電圧
供給源に結合するゲート端子とソース端子およびドレイ
ン端子とを備えた第１のＪＦＥＴと、前記ソース端子と
前記第１の電圧供給源との間に結合する可変抵抗器と、
前記第１のＪＦＥＴのドレイン端子に結合されたソース
端子と、入力端子に結合されたゲート端子と、第２の供
給電圧源に結合するドレイン端子とを備えた第２のＪＦ
ＥＴとを具備する回路が提供される。第１及び第２のＪ
ＦＥＴと可変抵抗器とを流れる電流により第１及び第２
のＪ ＦＥＴのゲート・ソース間電圧が等しくなる。
い特徴によれば、調節可能でかつｌ （ここでＩＤ
５ｓはＪＦＥＴのソース端子とＳＳ ゲート端子とを短絡したときのドレイン電流である）に
実質上等しい電流を発生する回路であって、第１の電圧
供給源に結合するゲート端子とソース端子およびドレイ
ン端子とを備えた第１のＪＦＥＴと、前記ソース端子と
前記第１の電圧供給源との間に結合する可変抵抗器と、
前記第１のＪＦＥＴのドレイン端子に結合されたソース
端子と、入力端子に結合されたゲート端子と、第２の供
給電圧源に結合するドレイン端子とを備えた第２のＪＦ
ＥＴとを具備する回路が提供される。第１及び第２のＪ
ＦＥＴと可変抵抗器とを流れる電流により第１及び第２
のＪ ＦＥＴのゲート・ソース間電圧が等しくなる。
本発明の他の特徴によれば、第１及び第２の入力と出力
とを有する演算増幅器手段と、第１の供給電圧源に結合
するゲート端子、前記第１の入力に結合するドレイン端
子、及びソース端子を有する第１のＪＦＥＴと、前記第
１のＪＦＥＴのドレイン端子と前記第１の入力とに結合
されたソース端子、前記第２の供給電圧源に結合するド
レイン端子、及び第１の入力電位に結合するゲート端子
を有する第２のＪＦＥＴと、前記第１の供給電圧源に結
合するゲート端子、前記第２の入力に結合されたドレイ
ン端子、及びソース端子を有する第３のＪＦＥＴと、前
記第２の供給電圧源に結合するドレイン端子、前記第３
のＪＦＥＴのドレイン端子と前記第２の入力とに結合す
るソース端子、及び第２の入力電位に結合するゲート端
子を有する第４のＪＦＥＴと、前記第１のＪＦＥＴのソ
ース端子と前記第１の供給電圧源との間に結合される第
１の可変抵抗器と、前記第３のＪＦＥＴのソース端子と
前記第１の供給電圧源との間に結合される第２の可変抵
抗器と、を具備する演算増幅器回路が提供される。
とを有する演算増幅器手段と、第１の供給電圧源に結合
するゲート端子、前記第１の入力に結合するドレイン端
子、及びソース端子を有する第１のＪＦＥＴと、前記第
１のＪＦＥＴのドレイン端子と前記第１の入力とに結合
されたソース端子、前記第２の供給電圧源に結合するド
レイン端子、及び第１の入力電位に結合するゲート端子
を有する第２のＪＦＥＴと、前記第１の供給電圧源に結
合するゲート端子、前記第２の入力に結合されたドレイ
ン端子、及びソース端子を有する第３のＪＦＥＴと、前
記第２の供給電圧源に結合するドレイン端子、前記第３
のＪＦＥＴのドレイン端子と前記第２の入力とに結合す
るソース端子、及び第２の入力電位に結合するゲート端
子を有する第４のＪＦＥＴと、前記第１のＪＦＥＴのソ
ース端子と前記第１の供給電圧源との間に結合される第
１の可変抵抗器と、前記第３のＪＦＥＴのソース端子と
前記第１の供給電圧源との間に結合される第２の可変抵
抗器と、を具備する演算増幅器回路が提供される。
［実施例］
本発明の上述の、及び他の局面、特徴、及び利点は付図
と関連して行う以下の詳細な説明から一層明瞭に理解さ
れるであろう。
と関連して行う以下の詳細な説明から一層明瞭に理解さ
れるであろう。
図において、入力４と６及び出力端子８を備えた演算増
幅器２が示されている。回路の残りはＪＦＥＴ Ｊｌ
、Ｊｌ、Ｊ３．及びＪ４と可変抵抗器ＲおよびＲＴ２と
を備えている。ＪＦＥＴ Ｊ１とＪ３とのゲート電極
は供給電圧源Ｖ＋に結合されており、そのソース電極は
それぞれ可変抵抗器Ｒ及びＲＴ２を経て供給電圧源に結
合されていＩ る。ＪｌとＪ３とのドレイン電極はそれぞれ演算増幅器
２の入力４と６とに結合されている。ＪＦＥＴ Ｊｌ
とＪ４とのドレイン電極は第２の供給電圧源（たとえば
、グランド）に結合されており、Ｊｌと３４とのソース
電極はそれぞれＪｌと１３とのドレイン電極に結合され
ている。ＪＦＥＴＪ２とＪ４とのゲート電極はそれぞれ
人力Ｖｉｎ＋とＶｌローとに結合されている。Ｖｉｎ＋
がＶｉｎ−より低くなると、Ｊｌと１４とは演算増幅器
２の入力端子４の電圧を入力６の電圧より低くし、出力
８に負の出力スイングを生ずる。同様に、Ｖｌｎ−がＶ
ｉｎ＋より低くなると、Ｊ４とＪｌとがＪＦＥＴ ２の
入力６の電圧を人力４の電圧より低くして出力８に正の
出力スイングを生ずる。
幅器２が示されている。回路の残りはＪＦＥＴ Ｊｌ
、Ｊｌ、Ｊ３．及びＪ４と可変抵抗器ＲおよびＲＴ２と
を備えている。ＪＦＥＴ Ｊ１とＪ３とのゲート電極
は供給電圧源Ｖ＋に結合されており、そのソース電極は
それぞれ可変抵抗器Ｒ及びＲＴ２を経て供給電圧源に結
合されていＩ る。ＪｌとＪ３とのドレイン電極はそれぞれ演算増幅器
２の入力４と６とに結合されている。ＪＦＥＴ Ｊｌ
とＪ４とのドレイン電極は第２の供給電圧源（たとえば
、グランド）に結合されており、Ｊｌと３４とのソース
電極はそれぞれＪｌと１３とのドレイン電極に結合され
ている。ＪＦＥＴＪ２とＪ４とのゲート電極はそれぞれ
人力Ｖｉｎ＋とＶｌローとに結合されている。Ｖｉｎ＋
がＶｉｎ−より低くなると、Ｊｌと１４とは演算増幅器
２の入力端子４の電圧を入力６の電圧より低くし、出力
８に負の出力スイングを生ずる。同様に、Ｖｌｎ−がＶ
ｉｎ＋より低くなると、Ｊ４とＪｌとがＪＦＥＴ ２の
入力６の電圧を人力４の電圧より低くして出力８に正の
出力スイングを生ずる。
オフセット電圧は次の方法でトリムすることができる。
ＲＴｌが０に調節されると、ＪＦ’ＥＴ Ｊｌのゲー
ト・ソース間電圧Ｖ。８１が０に等しくなり、ドレイン
電流Ｉ がＪｌの飽和電流ＩＤ５Ｓに等しくなる。同様
に、ＲＴ２がＯに調節されると、ｖｏ８□がＯに落ち、
Ｊ３のドレイン電流がＪ３の飽和電流（１，８８’）に
等しくなる。ＲＴｌの値を大きくすることにより、Ｊｌ
のドレイン電流は小さくなり、ｖＧＳＩが大きくなる。
ト・ソース間電圧Ｖ。８１が０に等しくなり、ドレイン
電流Ｉ がＪｌの飽和電流ＩＤ５Ｓに等しくなる。同様
に、ＲＴ２がＯに調節されると、ｖｏ８□がＯに落ち、
Ｊ３のドレイン電流がＪ３の飽和電流（１，８８’）に
等しくなる。ＲＴｌの値を大きくすることにより、Ｊｌ
のドレイン電流は小さくなり、ｖＧＳＩが大きくなる。
同様に、Ｒ１゜が大きくなると、Ｊ３のドレイン電流が
減り、 ｖＧＳ２が増す。従って、Ｒおよび／または
ＲＴ２を適節に調節することによりＪｌとＪ３とのゲー
ト・ソース間電圧はそれぞれＯとそれぞれのピンチオフ
電圧との間で変ることができる。
減り、 ｖＧＳ２が増す。従って、Ｒおよび／または
ＲＴ２を適節に調節することによりＪｌとＪ３とのゲー
ト・ソース間電圧はそれぞれＯとそれぞれのピンチオフ
電圧との間で変ることができる。
ＪｌとＪｌとが実質上整合しており、Ｊ３とＪ４とが実
質上整合していれば、Ｊｌのゲート・ソース間電圧は実
質上Ｊ１のゲート・ソース間電圧に等しくなり、Ｊ４の
ゲート・ソース間電圧は実質上Ｊ３のゲート・ソース間
電圧に等しくなる。
質上整合していれば、Ｊｌのゲート・ソース間電圧は実
質上Ｊ１のゲート・ソース間電圧に等しくなり、Ｊ４の
ゲート・ソース間電圧は実質上Ｊ３のゲート・ソース間
電圧に等しくなる。
従って、Ｒ及び／またはＲＴ２を適格に調節するＩ
ことにより、演算増幅器の入力Ｖｌｎ＋とＶｌｎ−との
間に現われるオフセット電圧は０に調節することができ
る。従って、演算増幅器２の入力４と６との間に現われ
るオフセット電圧及び／まｈはＪＦＥＴの不整合による
オフセット電圧を補償することができる。
間に現われるオフセット電圧は０に調節することができ
る。従って、演算増幅器２の入力４と６との間に現われ
るオフセット電圧及び／まｈはＪＦＥＴの不整合による
オフセット電圧を補償することができる。
上の説明は例題として示したに過ぎない。当業者には形
態や細部の変更を特許請求の範囲に規定した本発明の範
囲を逸脱することなく行うことができる。
態や細部の変更を特許請求の範囲に規定した本発明の範
囲を逸脱することなく行うことができる。
添付の図面は、演算増幅器の差動入力に結合された本発
明の調節可能な電流源とＪＦＥＴフォロワとを示す電気
回路図である。 ２・・・・・・演算増幅器、 Ｒ１□、Ｒ１□・・・・・・可変抵抗器、Ｊｌ、Ｊ２．
Ｊ３．Ｊ４・・・・・・接合電界効果トランジスタ。
明の調節可能な電流源とＪＦＥＴフォロワとを示す電気
回路図である。 ２・・・・・・演算増幅器、 Ｒ１□、Ｒ１□・・・・・・可変抵抗器、Ｊｌ、Ｊ２．
Ｊ３．Ｊ４・・・・・・接合電界効果トランジスタ。
Claims (1)
- 【特許請求の範囲】 １、調節可能でかつＪＦＥＴの、ソースとゲート端子と
を短絡したときの、ドレイン電流Ｉ＿Ｄ＿Ｓ＿Ｓに実質
上等しい電流を発生する電流源回路であって、 第１の供給電圧源と結合するゲート端子とソース端子及
びドレイン端子とを備える第１のＪＦＥＴと、 前記ソース端子と前記第１の供給電圧源との間を結合す
る可変抵抗器と、 前記第１のＪＦＥＴのドレイン端子に結合したソース端
子と、入力端子と結合したゲート端子と、第２の供給電
圧源に結合するドレイン端子とを備える第２のＪＦＥＴ
と、 を備えて成ることを特徴とする電流源回路。 ２、第１及び第２の入力と、出力とを有する演算増幅器
（２）を備えた演算増幅器回路であって、第１の供給電
圧源に結合するゲート端子と、前記第１の入力に結合す
るドレイン端子と、ソース端子とを備える第１のＪＦＥ
Ｔと、 前記第１のＪＦＥＴのドレイン端子に及び前記第１の入
力に結合するソース端子と、前記第２の供給電圧源に結
合するドレイン端子と、第１の入力電位に結合するゲー
ト端子とを備える第２のＪＦＥＴと、 前記第１の供給電圧源に結合するゲート端子と、前記第
２の入力に結合されたドレイン端子と、ソース端子とを
備える第３のＪＦＥＴと、 前記第２の供給電圧源に結合するドレイン端子と、前記
第３のＪＦＥＴのドレイン端子に及び前記第２の入力に
結合するソース端子と、第２の入力電位に結合するゲー
ト端子とを備える第４のＪＦＥＴと、 前記第１のＪＦＥＴのソース端子と前記第１の供給電圧
源との間に結合する第１の可変抵抗器と、前記第３のＪ
ＦＥＴのソース端子と前記第１の供給電圧源との間に結
合する第２の可変抵抗器と、を備えていることを特徴と
する前記演算増幅器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14019087A | 1987-12-31 | 1987-12-31 | |
| US140,190 | 1987-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01198101A true JPH01198101A (ja) | 1989-08-09 |
Family
ID=22490135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63304323A Pending JPH01198101A (ja) | 1987-12-31 | 1988-12-02 | 電流源回路およびこれを利用する演算増幅器回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0322519A3 (ja) |
| JP (1) | JPH01198101A (ja) |
| KR (1) | KR890011200A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114866042B (zh) * | 2022-07-07 | 2022-09-23 | 国仪量子(合肥)技术有限公司 | 信号放大电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3746893A (en) * | 1969-03-17 | 1973-07-17 | Honeywell Inc | Field effect transistor impedance coupling network whose output voltage equals the input voltage |
| US3634747A (en) * | 1969-10-20 | 1972-01-11 | Westinghouse Electric Corp | Electronic current to voltage converter |
-
1988
- 1988-09-29 EP EP88116085A patent/EP0322519A3/en not_active Withdrawn
- 1988-12-02 JP JP63304323A patent/JPH01198101A/ja active Pending
- 1988-12-08 KR KR1019880016300A patent/KR890011200A/ko not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR890011200A (ko) | 1989-08-14 |
| EP0322519A2 (en) | 1989-07-05 |
| EP0322519A3 (en) | 1990-02-14 |
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