JPH01198828A - フェーズロックドループ回路 - Google Patents
フェーズロックドループ回路Info
- Publication number
- JPH01198828A JPH01198828A JP63023224A JP2322488A JPH01198828A JP H01198828 A JPH01198828 A JP H01198828A JP 63023224 A JP63023224 A JP 63023224A JP 2322488 A JP2322488 A JP 2322488A JP H01198828 A JPH01198828 A JP H01198828A
- Authority
- JP
- Japan
- Prior art keywords
- output
- frequency
- signal
- outputs
- synchronization
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
例えば、°データに同期したクロックを抽出する際など
に使用するフェーズロックドループ回路に関し、 ループの帯域幅を切り替える際に過渡現象が生じない様
にすることを目的とし、 同期検出手段よりの切替信号の状態に対応して入力信号
をｎ分周して出力し、又は直接出力する第１の分周手段
と、該同期検出手段よりの切替信号の状態に対応して電
圧制御発振器の出力をｎ分周して出力し、又は直接出力
する第２の分周手段と、該第１及び第２の分周手段の出
力が同期状態に入ったことを検出した時に異なる状態の
切替信号を送出する同期検出手段と、該第２の分周手段
の出力を用いて該第１０分周手段の出力を位相検波する
位相検波器と、該位相検波器の出力から位相差信号を抽
出するループフィルタと、該ループフィルタの出力によ
って該第１及び第２の分周手段の出力が同期する様に発
振周波数が制御される該電圧制御発振器とを有する様に
構成する。
に使用するフェーズロックドループ回路に関し、 ループの帯域幅を切り替える際に過渡現象が生じない様
にすることを目的とし、 同期検出手段よりの切替信号の状態に対応して入力信号
をｎ分周して出力し、又は直接出力する第１の分周手段
と、該同期検出手段よりの切替信号の状態に対応して電
圧制御発振器の出力をｎ分周して出力し、又は直接出力
する第２の分周手段と、該第１及び第２の分周手段の出
力が同期状態に入ったことを検出した時に異なる状態の
切替信号を送出する同期検出手段と、該第２の分周手段
の出力を用いて該第１０分周手段の出力を位相検波する
位相検波器と、該位相検波器の出力から位相差信号を抽
出するループフィルタと、該ループフィルタの出力によ
って該第１及び第２の分周手段の出力が同期する様に発
振周波数が制御される該電圧制御発振器とを有する様に
構成する。
本発明は９例えばデータに同期したクロックを抽出する
際などに使用するフェーズロックドループ回路に関する
ものである。
際などに使用するフェーズロックドループ回路に関する
ものである。
フェーズロックドループ回路は電圧制御発振器の出力の
位相を基準入力信号の位相に同期させるためのもので、
位相が一致するのみならず９周波数も完全に一致するた
めにクロック抽出、搬送波再生９周波数シンセサイザな
どに広（使用されているが、この回路としては同期が取
れるまでの時間が短く、同期後は純度の高い同期出力を
送出しなければならない。
位相を基準入力信号の位相に同期させるためのもので、
位相が一致するのみならず９周波数も完全に一致するた
めにクロック抽出、搬送波再生９周波数シンセサイザな
どに広（使用されているが、この回路としては同期が取
れるまでの時間が短く、同期後は純度の高い同期出力を
送出しなければならない。
この為、同期が取れた時にフェーズロックドループのパ
ラメータの切り替えを行っているが、この切り替えの際
に過渡現象が生じない様にすることが必要である。
ラメータの切り替えを行っているが、この切り替えの際
に過渡現象が生じない様にすることが必要である。
第４図は従来例のブロック図を示す。以下、抵抗Ｒ４の
抵抗値の方が抵抗Ｒ２の抵抗値よりも高いとして図の動
作を説明する。
抵抗値の方が抵抗Ｒ２の抵抗値よりも高いとして図の動
作を説明する。
例えば、雑音に埋もれたクロックが位相検波器（以下、
ＰＤと省略する）１１に入力するが、ここには上記の
クロックと非同期状態にある電圧制御発振器（以下、
ＶＣＯと省略する）１３の出力が印加されているので、
上記のクロックはｖＣＯの出力で位相検波されて検波出
力が得られる。
ＰＤと省略する）１１に入力するが、ここには上記の
クロックと非同期状態にある電圧制御発振器（以下、
ＶＣＯと省略する）１３の出力が印加されているので、
上記のクロックはｖＣＯの出力で位相検波されて検波出
力が得られる。
この検波出力は抵抗Ｒ，，Ｒ，、Ｒ３，Ｃ及び演算増幅
器１４．抵抗Ｒ１で構成されたループフィルタを通って
位相差信号が抽出され、制御信号としてＶＣＯ１３に加
えられる。そこで、ＶＣＯ１３の出力が入力クロックに
対して１例えば１８０°ずれる様に発振周波数が制御さ
れる。
器１４．抵抗Ｒ１で構成されたループフィルタを通って
位相差信号が抽出され、制御信号としてＶＣＯ１３に加
えられる。そこで、ＶＣＯ１３の出力が入力クロックに
対して１例えば１８０°ずれる様に発振周波数が制御さ
れる。
ここで、同期検出器１２は入力クロックとＶＣＯの出力
の位相差が１８０°あることを検出した時に同期状態と
判定して、切替信号をスイッチ１５に送出してＲ４から
Ｒ３に切り替えて演算増幅器１４の利得を下げ、フェー
ズロックドループ回路（以下、 ＰＬＬと省略する）の
ループ帯域幅を上記よりも狭くする。
の位相差が１８０°あることを検出した時に同期状態と
判定して、切替信号をスイッチ１５に送出してＲ４から
Ｒ３に切り替えて演算増幅器１４の利得を下げ、フェー
ズロックドループ回路（以下、 ＰＬＬと省略する）の
ループ帯域幅を上記よりも狭くする。
そこで、ＶＣＯ１３からジッタの少ない出力、即ち再生
クロックが送出される。
クロックが送出される。
さて、ＰＬＬの引き込み時間Ｔ、とＰＬＬの帯域幅ＢＬ
との関係は、 １９７９年にＪｏｈｎ Ｗｉｌｅｙ ＆
Ｓｏｎ社より発行されたＦｌｏｙｄ Ｍ、 Ｇａｒｄ
ｎｅｒ 、Ｐｈ、 Ｄ著書のｒｌ’ｈａｓｅ Ｌｏｃｋ
Ｔｅｃｈｎｉｑｕｅｓ Ｊ ７６頁の５・１１式（下
記の（１）式）に示されている。即ち、但し、ＢＬはＰ
ＬＬの帯域幅を示すが、これは同書の１５頁及び３１頁
のＥｘａｍｐｌｅｓ及びＴａｂｌｅ ３．１に示す様に
９例えばｖＣＯの変調感度に０が高くなれば広がり、低
くなれば狭くなる。又、Δｆは中心周波数からのオフセ
ット周波数を示す。
との関係は、 １９７９年にＪｏｈｎ Ｗｉｌｅｙ ＆
Ｓｏｎ社より発行されたＦｌｏｙｄ Ｍ、 Ｇａｒｄ
ｎｅｒ 、Ｐｈ、 Ｄ著書のｒｌ’ｈａｓｅ Ｌｏｃｋ
Ｔｅｃｈｎｉｑｕｅｓ Ｊ ７６頁の５・１１式（下
記の（１）式）に示されている。即ち、但し、ＢＬはＰ
ＬＬの帯域幅を示すが、これは同書の１５頁及び３１頁
のＥｘａｍｐｌｅｓ及びＴａｂｌｅ ３．１に示す様に
９例えばｖＣＯの変調感度に０が高くなれば広がり、低
くなれば狭くなる。又、Δｆは中心周波数からのオフセ
ット周波数を示す。
即ち、上記の様にＰＬＬが引き込む迄、即ち同期が取れ
る迄はＢＬを広くしてＴＰを短くする為。
る迄はＢＬを広くしてＴＰを短くする為。
スイッチ１５で抵抗値の大きいＲ４を選択して演算増幅
器の利得（倍数）を大きくして、 ＶＣＯの変調感度に
０を利得倍だけ高くする。
器の利得（倍数）を大きくして、 ＶＣＯの変調感度に
０を利得倍だけ高くする。
一方、同期が取れた後はＢＬを狭くして再生クロックの
ジッタをできるだけ少なくする為、スイッチ１５は抵抗
値の小さいＲｓを選択して演算増幅器の利得を下げてＶ
ＣＯの変調感度に。を前記よりも小さくする。
ジッタをできるだけ少なくする為、スイッチ１５は抵抗
値の小さいＲｓを選択して演算増幅器の利得を下げてＶ
ＣＯの変調感度に。を前記よりも小さくする。
即ち、同期が取れるまでは演算増幅器１４の抵抗はＲ４
に、同期が取れた時はスイッチ１５を用いてＲ３に切り
替えて利得を切り替えているが、切り替えの際にＰＬＬ
に第５図に示す様な過渡現象が生じて安定する迄に時間
がかかると云う問題点がある。
に、同期が取れた時はスイッチ１５を用いてＲ３に切り
替えて利得を切り替えているが、切り替えの際にＰＬＬ
に第５図に示す様な過渡現象が生じて安定する迄に時間
がかかると云う問題点がある。
この過渡現象の間再生クロックにジッタが乗るので１例
えば誤り率が劣化する可能性がある。
えば誤り率が劣化する可能性がある。
第１図は本発明の原理ブロック図を示す。
図中、２は同期検出手段よりの切替信号の状態に対応し
て入力信号をｎ分周して出力し、又は直接出力する第１
の分周手段で、５は該同期検出手段よりの切替信号の状
態に対応して電圧制御発振器の出力をｎ分周して出力し
、又は直接出力する第２の分周手段であり、４は該第１
及び第２の分周手段の出力が同期状態に入ったことを検
出した時に異なる状態の切替信号を送出する同期検出手
段である。
て入力信号をｎ分周して出力し、又は直接出力する第１
の分周手段で、５は該同期検出手段よりの切替信号の状
態に対応して電圧制御発振器の出力をｎ分周して出力し
、又は直接出力する第２の分周手段であり、４は該第１
及び第２の分周手段の出力が同期状態に入ったことを検
出した時に異なる状態の切替信号を送出する同期検出手
段である。
又、３は該第２の分周手段の出力を用いて該第１の分周
手段の出力を位相検波する位相検波器で、６は該位相検
波器の出力から位相差信号を抽出するループフィルタで
あり、１３は該ループフィルタの出力によって該第１及
び第２の分周手段の出力が同期する様に発振周波数が制
御される該電圧制御発振器である。
手段の出力を位相検波する位相検波器で、６は該位相検
波器の出力から位相差信号を抽出するループフィルタで
あり、１３は該ループフィルタの出力によって該第１及
び第２の分周手段の出力が同期する様に発振周波数が制
御される該電圧制御発振器である。
一般に、位相検波器３．ループフィルタ６、電圧制御発
振器１３で構成されるＰＬＬの帯域幅は、該電圧制御発
振器の変調感度が高くなれば広がり。
振器１３で構成されるＰＬＬの帯域幅は、該電圧制御発
振器の変調感度が高くなれば広がり。
低くなれば狭くなると云うことは広く知られている。
本発明は、電圧制御発振器１３の出力が入力信号に同期
したことを同期検出手段４が検出した時、ループフィル
タ６の構成要素である演算増幅器の利得は切り替えずに
一定のままにして、第１の分周手段２及び第２の分周手
段５に切替信号を送出して、入力信号と電圧制御発振器
１３の出力とをそれぞれｎ分周したものを位相検波器３
に加える様にした。これにより、上記の変調感度は公知
の様に同期前の時よりも（１／ｎ）となってＰＬＬの帯
域幅は狭くなる。
したことを同期検出手段４が検出した時、ループフィル
タ６の構成要素である演算増幅器の利得は切り替えずに
一定のままにして、第１の分周手段２及び第２の分周手
段５に切替信号を送出して、入力信号と電圧制御発振器
１３の出力とをそれぞれｎ分周したものを位相検波器３
に加える様にした。これにより、上記の変調感度は公知
の様に同期前の時よりも（１／ｎ）となってＰＬＬの帯
域幅は狭くなる。
尚、切り替え時１位相検波器３の入出力特性はそのまま
の状態に保たれているので過渡現象は生じない。
の状態に保たれているので過渡現象は生じない。
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図を示す。
の動作説明図を示す。
尚、第３図の左側の符号は第２図中の同じ符号の部分の
波形を示す。ここで、２分周器２１．スイッチ２２は第
１の分周手段の構成部分、同期検出器４１は同期検出手
段４の構成部分、２分周器５１．スイッチ５２．インバ
ータ５３は第２の分周手段５の構成手段、抵抗ＲＩ”’
Ｒ３＋ Ｒ６＋ コンデンサＣ１演算増幅器６１はルー
プフィルタ６の構成部分を示す。
波形を示す。ここで、２分周器２１．スイッチ２２は第
１の分周手段の構成部分、同期検出器４１は同期検出手
段４の構成部分、２分周器５１．スイッチ５２．インバ
ータ５３は第２の分周手段５の構成手段、抵抗ＲＩ”’
Ｒ３＋ Ｒ６＋ コンデンサＣ１演算増幅器６１はルー
プフィルタ６の構成部分を示す。
又、全図を通じて同一符号は同一対象物を示す。
以下、ｎ＝２として第３図を参照しながら第２図の動作
を説明する。
を説明する。
（１１入力クロックとＶＣＯ出力とが非同期の場合先ず
、例えば第３図−■、■、■、■の左側に示す入力クロ
ックとＶＣＯ１３の出力とが非同期の場合にはスイッチ
２２．５２はａ側にあるので、入力クロックはそのまま
位相検波器１１に入力する。
、例えば第３図−■、■、■、■の左側に示す入力クロ
ックとＶＣＯ１３の出力とが非同期の場合にはスイッチ
２２．５２はａ側にあるので、入力クロックはそのまま
位相検波器１１に入力する。
一方、ここにはＶＣＯ１３の出力がインバータ５３゜ス
イッチ５２を介して印加されているので、上記の入力ク
ロックは反転されたＶＣＯの出力で位相検波され、第３
図−〇の左側に示す検波出力が得られる。
イッチ５２を介して印加されているので、上記の入力ク
ロックは反転されたＶＣＯの出力で位相検波され、第３
図−〇の左側に示す検波出力が得られる。
この検波出力は抵抗Ｒ１＋ Ｒ１＋ Ｒ３＋ コンデン
サＣ１抵抗れ、演算増幅器６１で構成されたループフィ
ルタを通って位相差信号が抽出され、制御信号としてＶ
ＣＯ１３に加えられ、入力クロックと反転されたｖＣＯ
の出力との位相差が１例えば１８０°となる様に発振周
波数が制御される。
サＣ１抵抗れ、演算増幅器６１で構成されたループフィ
ルタを通って位相差信号が抽出され、制御信号としてＶ
ＣＯ１３に加えられ、入力クロックと反転されたｖＣＯ
の出力との位相差が１例えば１８０°となる様に発振周
波数が制御される。
尚、この時のループ帯域幅をＢＬとする。
（２） 入力クロックとＶＣＯ出力とが同期の場合衣
に、第３図−〇、■の左側に示す様に入力クロックとｖ
ＣＯ出力との位相差が１例えば１８０°になった時にｖ
ＣＯの出力は入力クロックに同期したと定められている
ので、同期検出器４１はこの状態を検出してスイッチ２
２．５２をａ側からｂ側に同時に切り替える。
に、第３図−〇、■の左側に示す様に入力クロックとｖ
ＣＯ出力との位相差が１例えば１８０°になった時にｖ
ＣＯの出力は入力クロックに同期したと定められている
ので、同期検出器４１はこの状態を検出してスイッチ２
２．５２をａ側からｂ側に同時に切り替える。
これにより、位相検波器３には入力クロック及びＶＣＯ
の出力が２分周されたものが入力するが、この切り替え
の際には第３図に示す様に位相の不連続性はない。
の出力が２分周されたものが入力するが、この切り替え
の際には第３図に示す様に位相の不連続性はない。
ここで、ＰＬＬの帯域幅Ｂ、はＶＣＯの変調感度Ｋ。
が高（なれば広がり、低くなれば狭くなると従来例の項
で述べたが、入力クロフクの周波数を〃にすることによ
り公知の様に変調感度に０が〃になり。
で述べたが、入力クロフクの周波数を〃にすることによ
り公知の様に変調感度に０が〃になり。
帯域幅ＢＬは狭くなる。
しかも、演算増幅器６１の利得は（１）項、（２）項共
に切り替えずに同じ値になっているので、非同期状態か
ら同期状態に入った時にＰＬＬの帯域幅ＢＬを狭くして
も過渡現象は生じない。
に切り替えずに同じ値になっているので、非同期状態か
ら同期状態に入った時にＰＬＬの帯域幅ＢＬを狭くして
も過渡現象は生じない。
以上詳細に説明した様に本発明によればＰＬＬの帯域幅
を切り替えても過渡現象は生じないと云う効果がある。
を切り替えても過渡現象は生じないと云う効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、図
第３図は第ソδ動作説明図、
第４図は従来例のブロック図、
第５図は第４図の動作説明図を示す。
図において、
２は第１の分周手段、
３は位相検波器、
４は同期検出手段、
５は第２の分周手段、
６はループフィルタ、
１３は電圧制御発振器を示す。
■
Claims (1)
- 同期検出手段（４）よりの切替信号の状態に対応して入
力信号をｎ分周（ｎは正の整数）して出力し、又は直接
出力する第１の分周手段（２）と、該同期検出手段（４
）よりの切替信号の状態に対応して電圧制御発振器（１
３）の出力をｎ分周して出力し、又は直接出力する第２
の分周手段（５）と、該第１及び第２の分周手段（２、
５）の出力が同期状態に入ったことを検出した時に異な
る状態の切替信号を送出する同期検出手段（４）と、該
第２の分周手段（５）の出力を用いて該第１の分周手段
（２）の出力を位相検波する位相検波器（３）と、該位
相検波器の出力から位相差信号を抽出するループフィル
タ（６）と、該ループフィルタの出力によって該第１及
び第２の分周手段（２、５）の出力が同期する様に発振
周波数が制御される該電圧制御発振器（１３）とから構
成されることを特徴とするフェーズロックドループ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023224A JPH01198828A (ja) | 1988-02-03 | 1988-02-03 | フェーズロックドループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023224A JPH01198828A (ja) | 1988-02-03 | 1988-02-03 | フェーズロックドループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01198828A true JPH01198828A (ja) | 1989-08-10 |
Family
ID=12104668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63023224A Pending JPH01198828A (ja) | 1988-02-03 | 1988-02-03 | フェーズロックドループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01198828A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036936A (ja) * | 2005-07-29 | 2007-02-08 | Icom Inc | クロック再生回路およびクロック再生方法 |
| JPWO2009001414A1 (ja) * | 2007-06-22 | 2010-08-26 | 富士通マイクロエレクトロニクス株式会社 | Ｐｌｌ制御回路、ｐｌｌ装置及びｐｌｌ制御方法 |
| JP2011519252A (ja) * | 2008-04-29 | 2011-06-30 | クゥアルコム・インコーポレイテッド | デジタル位相ロックループ（ｄｐｌｌ）における電力消費を制御するシステム及び方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5929812B2 (ja) * | 1976-05-06 | 1984-07-23 | 新日本製鐵株式会社 | 鉄鋼材の表面疵検出方法 |
| JPS60189326A (ja) * | 1984-03-08 | 1985-09-26 | Mitsubishi Electric Corp | 位相同期回路 |
| JPS6135601A (ja) * | 1984-07-27 | 1986-02-20 | Matsushita Electric Ind Co Ltd | 変調器 |
| JPS61184001A (ja) * | 1985-02-08 | 1986-08-16 | Nippon Telegr & Teleph Corp <Ntt> | Ｐｌｌ変調器 |
-
1988
- 1988-02-03 JP JP63023224A patent/JPH01198828A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5929812B2 (ja) * | 1976-05-06 | 1984-07-23 | 新日本製鐵株式会社 | 鉄鋼材の表面疵検出方法 |
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| JPWO2009001414A1 (ja) * | 2007-06-22 | 2010-08-26 | 富士通マイクロエレクトロニクス株式会社 | Ｐｌｌ制御回路、ｐｌｌ装置及びｐｌｌ制御方法 |
| JP4667525B2 (ja) * | 2007-06-22 | 2011-04-13 | 富士通セミコンダクター株式会社 | Ｐｌｌ制御回路、ｐｌｌ装置及びｐｌｌ制御方法 |
| JP2011519252A (ja) * | 2008-04-29 | 2011-06-30 | クゥアルコム・インコーポレイテッド | デジタル位相ロックループ（ｄｐｌｌ）における電力消費を制御するシステム及び方法 |
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