JPH01199250A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置に関し、特に、バッファ記憶
を備え、命令処理装置がバッファ記憶を用いてデータを
効率よくアクセスし、主記憶装置に格納しているデータ
を効率よく処理できるようにしたデータ処理装置に関す
るものである。

〔従来の技術〕

データ処理装置は、データ、プログラム等を記憶する主
記憶装装置と、プログラムに従いデータを処理する命令
処理装置と、データ、プログラム等の入出力を行う入出
力処理装置から構成されている。命令処理装置は、主記
憶装置に格納されているデータを利用してデータ処理を
進めるが、この場合に、データを効率よくアクセスして
処理が進められるように、バッファ記憶が備えられる。

このバッファ記憶は、主記憶装置の実効的なアクセス時
間を短縮し、命令処理装置の処理能力を向上させるため
の小容量の高速の記憶装置である。データ処理を進める
場合に、主記憶装置の中の使用頻度が高いデータがバッ
ファ記憶に残されるように制御され１時間がかかる主記
憶装置のアクセス回数を減少させる。

このようなバッファ記憶を用いたデータ処理装置の一例
として、特開昭５６−１４０５７５号公報に記載された
ようなキャッシュ記憶システムがある。このキャッシュ
記憶システムでは、バッファ記憶を用いた仮想記憶方式
のデータ処理装置である仮想記憶システムにおけるキャ
ッシュ記憶のシノニム（Ｓｙｎｏｎｙｍ）の検出および
処理機構を開示している。ここでのシノニムとは、仮想
記憶システムにおいて、同一の物理アドレスに対応する
複数の論理アドレスのページのデータブロックのことで
ある。シノニムは、例えば、実記憶上のあるページを、
仮想記憶上で１つのユーザの仮想空間から別のユーザの
仮想空間への割り当てを変更することにより引き起こさ
れて発生する。すなわち、バッファ記憶をアクセスする
アドレスとして、論理アドレスを使う場合に、ページン
グ処理によって、主記憶の同一実アドレスが異なる論理
アドレスに割当てられることにより発生する。

このように、バッファ記憶をアクセスする上の問題点の
１つとして、仮想記憶システムにおけるシノニムという
問題がある。命令処理装置において、論理アドレスを用
いてバッファ記憶をアクセスする場合に、シノニムの制
御を効率よく処理しないと、バッファ記憶を効率よくア
クセスできないことになる。

命令処理装置においては、バッファ記憶を論理アドレス
でアクセスするための処理要素として、主記憶上のデー
タをブロック単位で記憶するバッファ記憶（Ｂ　Ｓ　：
　Ｂｕｆｆｅｒ　Ｓｔｒａｇｅ）と、アクセスする論理
アドレスを物理アドレスに変換するアドレス変換バッフ
ァ　（Ｔ’Ｌ　Ｂ　：　Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏ
ｏｋａｓｉｄｅＢｕｆｆｅｒ）と、バッファ記憶に登録
されているデータブロックのアドレスタグ（Ａｄｄｒｅ
ｓｓ　Ｔａｇ）をエントリとして登録するバッファアド
レスアレイ（ＢＡ　Ａ　：　Ｂｕｆｆｅｒ　Ａｄｄｒｅ
ｓｓ　Ａｒｒａｙ）とが備えられる。

バッファ記憶を高速にアクセスするには、上記３つの処
理要素を並列に動作させてアクセス処理する並列アクセ
ス方式が用い、与えられたアクセスする論理アドレスよ
りバッファ記憶をアクセスする。

第７図は、命令処理装置におけるバッファ記憶制御ユニ
ットの要部構成の一例を示すブロック図である。第７図
のバッファ記憶制御ユニットは、並列アクセス方式によ
り高速にバッファ記憶をアクセスするようにした構成例
である。また、ここでは、論理アドレスによりアクセス
を行い、複数の論理アドレスに対応する同一実アドレス
がアクセスされた場合のシノニムを検出し、シノニム検
出によりバッファ記憶の無効化が行われる要部の回路構
成例を示している。

第７図において、１は３２ビツトの論理アドレスレジス
タであり、アクセスすべき論理アドレスが入力される。

２はアドレス変換バッファ、３はバッファアドレスアレ
イ、４はバッファ記憶である。バッファ記憶４は、主記
憶からのデータをブロック単位で記憶している０図示す
るように、論理アドレスレジスタ１の３２ビツトの論理
アドレスビットは、物理アドレスに変換するアドレス変
換の対象となるビット位置の第０ビツト〜第１９ビツト
と、変換を受けないビット位置の第２０ビツト〜第３２
ビツトに分けられる。また、アドレス変換バッファ（以
下ＴＬＢと略称する）２は論理アドレスと物理アドレス
の変換対より構成され、アドレス変換を行う論理アドレ
スの第０ビツト〜第１９ビツトを入力すると、対応する
物理アドレスが出力される。バッファアドレスアレイ（
以下ＢＡＡと略称する）３は、バッファ記憶（以下ＢＳ
と略称する）４のブロック単位で格納しているデータブ
ロックの対応する物理アドレスのアドレスタグを格納し
たメモリであり、４０−（ＲＯＷＯ〜ＲＯＷ３）より構
成され、各ローが論理アドレスの第１８ビツトと第１９
ビツトの２ビツトにより番号付けられる４つのグループ
から構成されている。比較回路８は、ＢＡＡ３へのアド
レス入力に応じて、ＢＡＡ３から読み出された物理アド
レスと、ＴＬＢ２から得られた物理アドレス２ａを比較
し、一致する場合には、ヒツト（ｂｉｔ）信号を論理゛
１”にする、このヒツト信号を入力する論理ヒツトデコ
ード回路５は、比較回路８の群がら出力されるヒツト信
号をデコードしてロー選択信号５ａを出力する。

二二で、４つのＲＯＷＯ〜ＲＯＷ３の内、論理、アドレ
スの第１８ビツトおよび第１９ビツトにより番号付けら
れるグループ（これを論理グループと呼ぶ）のヒツト信
号が′１”にならずに、別の論理グループ（これをシノ
ニムグループと呼ぶ）で“１”となった場合、論理ヒツ
トデコード回路５は、シノニムヒツト信号５ｂを１”と
する。

シノニムヒツトデコード回路７は、シノニムヒツト信号
５ｂを受けると、シノニム無効化信号をＩＩ　１　ｊｌ
とし、当該グループの無効化を指示するため当該グルー
プのバリッドビットをロー番号およびグループ番号を用
いて無効化する。

また、ここでのＢＳ４は、４０−より構成されており、
アドレス変換を受ける論理アドレスの第１８ビツト〜第
１９ビツトおよびアドレス変換を受けない論理アドレス
の第２０ビツト〜第２７ビツトのアドレスビットにより
アクセスされる。ロー選択回路６がＢＳ４から読み出さ
れたバッファデータの各ローのブロックのデータのうち
の１つのローのデータを、論理ヒツトデコード回路５か
らのロー選択信号５ａにもとづいて選択し、読み出しバ
ッファデータとして、例えば、命令制御ユニット等に出
力する。

このようなバッファ記憶制御ユニットの動作の概略を説
明すると、アクセスするデータの論理アドレスは、論理
アドレスレジスタ１にセットされる。アクセス要求が発
行されてデータの読み出しを行う場合、論理アドレスレ
ジスタ１にセットされたそれぞれのアドレスビットを用
いて、ＴＬＢ２により論理アドレスが物理アドレスに変
換されると同時に、ＢＡＡ３のアクセスと、ＢＳ４のア
クセスとが行われる。ＢＡＡ３のアクセスで読み出され
たバッファメモリの物理アドレスと、ＴＬＢ２により変
換された物理アドレス２ａとが比較回路８により比較さ
れ、ヒツトしたか否かが検出される。そして、論理ヒツ
トデコード回路５によりヒツトしたロー番号が検出され
、当該ロー番号がロー選択信号として、ロー選択回路６
に与えられ、バッファ記憶４から一括して読み出されて
いる各ローのブロックデータの対応するブロックを選択
して取り出す。

このようにして、バッファ記憶をアクセスする場合のア
クセス動作において、与えられたアクセスする論理アド
レスより、ＴＬＢ２と、ＢＡＡ３と、ＢＳ４どの３つの
処理要素が並列に動作してアクセス処理を行うので、バ
ッファ記憶の読み出しデータは高速にアクセスされる。

〔発明が解決しようとする課題〕

ところで、ＢＡＡＣ３に用いるメモリーチップ設計上の
物理的な問題から、ＢＡＡ３から同時に読み出すデータ
量が多くなる場合、データの読み出しが十分なアクセス
速度で行えなくなる。この場合には、バッファ記憶から
読み出すバッファデータ６ａが、十分速いアクセスタイ
ムで得られないという問題がある。すなわち、ＢＡＡ３
からの連想量（同時に一括して読み出される物理アドレ
スのデータ量）は、ロー数とグループ数の積（第７図の
例では４Ｘ４＝１６）となるため、ＢＡＡ３から同時に
読み出すデータ量（データ幅）が多くなる。したがって
、ＢＡＡ３として用いるメモリーチップに要求されるデ
ータ幅は、連想量に比例して増加する。また、メモリセ
ルの読み出し電流はデータ幅に比例して増加する。メモ
リーチップの発熱量はメモリセルの読み出し電流と電圧
の積で与えられる。このため、連想量が増大してデータ
幅が増大すると、ＢＡＡとして用いるメモリーチップの
発熱量は非常に大きくなる。所定の信頼度を保つために
、メモリーチップの発熱量をある許容範囲内に収める必
要があり、このため、アクセススピードを犠牲にして読
み出し電流を微小化せざるを得ないという問題がある。

したがって、バッファ記憶から読み出すパ・ツファデー
タ６ａが、十分速いアクセスタイムで得られず、データ
処理装置の性能を向上させるには限度があるという問題
点がある。

本発明は、上記問題点を解決するためになされたもので
ある。

本発明の目的は、従来技術のこのようなメモリチップの
物理的問題点を解決しつつ、アクセス速度を高速化する
ことにある。

本発明の別の目的は、バッファ記憶をアクセスする場合
のバッファアドレスアレイの連想量を削減して、バッフ
ァ記憶のアクセスを高速化することにある。

本発明の更に別の目的は、シノニムに対する処理を高速
に行うため物理アドレスでアクセスするバッファアドレ
スアレイをも含めたバッファアドレスアレイを用いて、
バッファアドレスアレイの連想量を削減して、バッファ
記憶のアクセスを高速化することにある。

本発明の更に別の目的は、ＢＡＡのアクセスに使われる
アドレスビットの中でアドレス変換を受けるビット数を
削減して、バッファアドレスアレイの連想量を削減して
、バッファ記憶のアクセスを高速化することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

上記目的を達成するため１本発明においては。

論理アドレスでアクセスする第１バッファアドレスアレ
イと、物理アドレスでアクセスする第２バッファアドレ
スアレイとを組み合わせて、バッファアドレスアレイの
機能を実現し、バッファ記憶に登録されているデータの
アクセス制御を行う。

ここでは、アドレス変換を受ける論理アドレスの一部の
ビットおよびアドレス変換を受けないアドレスの一部の
ビットとでアクセスされる第１バッファアドレスアレイ
と、物理アドレスを使ってアクセスあるいは索引され、
シノニム検出を可能とした第２バッファアドレスアレイ
とが設けられ、バッファ記憶のアクセス制御のために用
いられる。

すなわち、主記憶装置に格納したデータをバッファ記憶
に登録し、バッファ記憶に登録したデータのエントリを
登録したバッファアドレスアレイにより、バッファ記憶
をアクセスしてデータ処理を実行するデータ処理装置に
おいて、前記バッファアドレスアレイを、論理アドレス
でアクセスする第１バッファアドレスアレイと、物理ア
ドレスでアクセスする第２バッファアドレスアレイとに
分けて設ける構成としたことを特徴とする。

〔作用〕

前記手段によれば、バッファアドレスアレイの機能を、
バッファ記憶のロー選択機能とシノニムグループ検出機
能に分割し、各々を担岩する第１バッファアドレスアレ
イと第２バッファアドレスアレイに分けて設ける。した
がって、各々のバッファアドレスアレイを実現するメモ
リのデータ幅は減少させて、バッファアドレスアレイが
メモリチップ上に設計される。ここで、２種類のバッフ
ァアドレスアレイの組み合せで構成するバッファアドレ
スアレイとしては、第１バッファアドレスアレイは、連
想量（−括して同時に読み出すデータ幅）をロー数分だ
けとし、論理アドレスのアドレス変換を受ける部分を含
むアドレスによりアクセスされるカラムより構成する。

また、第２バッファアドレスアレイは、連想量をロー数
とグループ数の積だけとし、論理アドレスのアドレス変
換を受ける部分を含まないアドレス（物理アドレス）に
よりアクセスされるカラムより構成する。これにより、
第２バツフアアドレスは、実アドレスでアクセスして、
シノニムを同時に並列に読みａし可能なものとすること
ができ、シノニム制御が容易になる。

第１バッファアドレスアレイはバッファ記憶にアクセス
要求が発行される度に毎回アクセスし、論理グループに
目的のブロックが存在することを検出し、バッファ記憶
の該当するローを選択する。

第２バッファアドレスアレイは、第１バッファアドレス
アレイにおいて、論理グループに目的のブロックが存在
しない場合にアクセスし、シノニムグループに存在する
かどうかを調べる。存在する６合は、第１バッファアド
レスアレイと第２バッファアドレスアレイの双方におい
て、該当シノニムグループを無効化する。

これにより、バッファ記憶のアドレスアレイの連想量を
削減できるので、バッファ記憶のアクセス速度を高速化
できる。

Ｃ実施例〕 以下、本発明の実施例を図面を用いて、具体的に説明す
る。

なお、実施例を説明するための全回において。

同一要素のものは同一符号を付け、その繰り返しの説明
は省略する。

第１図は、本発明の一実施例にかかるデータ処理装置の
全体の構成を示すブロック図である。第１図において、
１１は主記憶装置、１２はシステムコントローラ、１３
は命令処理装置、１４は入出力処理装置である。また、
１５は命令処理装置１３内に設けられるバッファ記憶制
御ユニットである。バッファ記憶制御ユニット１５は、
バッファ記憶とバッファアドレスアレイ（ＢＡＡ）を有
し、主記憶装置１１からデータを一時的に格納し、デー
タ処理を効率よく実行する。ここでは、１個のバッファ
記憶に対しバッファアドレスアレイが２個設けられる。

プログラムとデータは主記憶装置１１内に格納されてお
り、命令処理装置１３が主記憶装置１１に格納されてい
るデータおよびプログラムをシステムコントローラを介
してバッファ記憶制御ユニット１５に取り出し、プログ
ラムの命令を逐次取り出し実行する。システムコシトロ
ーラ１２は主記憶装置１１と命令処理装置１３または入
出力処理装置１４との間のインタフェースを制御する。

入出力処理装置１４は主記憶装置１１と入出力装置間の
データ転送を制御する。

第２図は、命令処理装置の要部の構成を示すブロック図
である。命令処理装置１３には、図示するように、バッ
ファ記憶制御ユニット１５．命令制御ユニット２０．汎
用演算ユニット２１．および浮動小数点演算ユニット２
２が設けられている。バッファ記憶制御ユニット１５は
、アクセスする論理アドレスがセットされる論理アドレ
スレジスタ１．論理アドレスから物理アドレスへのアド
レス変換を行うアドレス変換バッファ（ＴＬＢ）２．バ
ッファ記憶４，２つのバッファアドレスアレイ２５等の
処理要素を備えている。これらの処理要素を用いてバッ
ファ記憶制御を行う、また、バッファ記憶制御ユニット
１５は、システムコントローラ１２を介して主記憶装置
１１に接続されており、主記憶装置１１に格納されてい
るデータおよびプログラムをシステムコントローラを介
して取り出し、バッファ記憶４に格納して、命令制御ユ
ニット２０．汎用演算ユニット２１．および浮動小数点
演算ユニット２２に命令とデータとを供給する。

バッファ記憶制御ユニット１５において、ＴＬＢ２は論
理アドレスと物理アドレスの対を格納するアドレス変換
バレファである。バッファ記憶４は主記憶装置１１から
読み出したデータを一時的に格納するメモリである。ま
た、バッファアドレスアレイ（ＢＡＡ）２５は、バッフ
ァ記憶４に格納しているデータブロックを索引するため
に必要なバッファ記憶４内の各データブロックのアドレ
スタグを格納しているアドレスアレイのメモリである。

命令制御ユニット２０は、命令をバッファ記憶４から読
み出して解読し、演算ユニットに対するデータ供給等の
制御を行う。汎用演算ユニット２１は、固定小数点演算
、論理演算、十進演算、システム制御等を実行する。浮
動小数点演算ユニット２２は浮動小数点演算を実行する
。

第３図は、バッファ記憶制御ユニットの内部構成を詳細
に示すブロック図である。第３図において、３１は第１
バッファアドレスアレイ、３２は第２バッファアドレス
アレイ、３３は比較回路、３４はヒツトローグループエ
ンコード回路である。

第１バッファアドレスアレイ３１は、論理アドレスでア
クセスされるバッファアドレスアレイとなっており、ロ
ー数に等しい連想量を有する。また、第１バッファアド
レスアレイ３１は、アドレス変換を受ける論理アドレス
の第１８ビツト〜第１９ビツトの２ビツトと、アドレス
変換を受けない論理アドレスの第２０ビツト〜第２４ビ
ツトの５ビツトの合計７ビツトのアドレスでアクセスさ
れるカラムから構成されており、ここでは、シノニムグ
ループはアレイのカラム方向に配置されている。

したがって、アクセス要求が起こる度にアクセスされる
連想量は少ないものとなっている。

第２バッファアドレスアレイ３２は、物理アドレスでア
クセスされるバッファアドレスアレイとなっており、ロ
ー数とグループ数の積に等しい連想量を有する。また、
また、第２バッファアドレスアレイ３２は、アドレス変
換を受けない論理アドレスの第２０ビツト〜第２４ビツ
トの５ビツトのアドレスでアクセスされるカラムから構
成されており、シノニムグループはアレイの連想方向（
ロー方向）に配置されている。

バッファ記憶４をアクセスするために、論理アドレス線
３５により第１バッファアドレスアレイ３１をアクセス
し、物理アドレス線３Ｂにより第２バッファアドレスア
レイ３２をアクセスする。第１バッファアドレスアレイ
３１では、アクセスされた論理グループの全ロー分を読
み出す、第１バッファアドレスアレイ３１から読み出さ
れたブロックの物理アドレスは、ＴＬＢ２によりアドレ
ス変換された物理アドレス２ａと比較回路８で比較され
る。論理ヒツトデコード回路５は比較回路８の出力信号
をデコードし、ロー選択信号５ａと論理ヒツト信号５ｃ
を出力する。一方、第２バッファアドレスアレイ３２は
、物理アドレスでのアクセスにより全ローについての全
グループ分を読み出し、読み出されたブロックの物理ア
ドレスは、ＴＬＢ２によリアドレス変換されて送出され
ている物理アドレス２ａと比較回路３３で比較される。

ヒツトローグループエンコード回路３４は比較回路３３
の出力により、全グループの比較結果を調べて、論理ヒ
ツト信号５ｃが“０”で、かつ、いずれかのシノニムグ
ループの比較結果が１１１　ｔｔである場合に、そのグ
ループのブロックを無効化する無効化信号３４ａを出力
する。無効化信号３４ａにより、第１バッファアドレス
アレイと第２バッファアドレスアレイの双方において、
該当シノニムグループを無効化する。

次に１本発明の他の実施例を説明する。

第４図は、バッファ記憶制御ユニットの他の実施例の内
部構成を示すブロック図である。第４図の第２実施例の
バッファ記憶制御ユニットの構成は、基本的には、第３
図に示したバッファ記憶制御ユニットの構成と同様なも
のである。ここでは。

更にセレクタ４１．４２．４３を設け、バッファ記憶４
゜第１バッファアドレスアレイ３１．第２バッファアド
レスアレイ３２に対するアクセスアドレスをフェッチ動
作またはストア動作によって、それぞれ選択して与える
ようにしている。

論理アドレスレジスタ１は命令制御ユニット２０゜汎用
演算ユニット２１．および浮動小数点演算ユニット２２
から送出されるフェッチ要求アドレスをラッチして、ア
クセスする論理アドレスがセットされる。第１バッファ
アドレスアレイ３１においては、シノニムグループはア
レイのカラム方向に配置される。第１バッファアドレス
アレイ３１は論理アドレスのアドレス変換を受ける第１
８ビツトと第１９ビツトの２ビツトを含む第１８ビツト
〜第２４ピツトのアドレスでアクセスされるメモリであ
る。

比較回路８は第１バッファアドレスアレイ３１の出力す
る物理アドレスとＴＬＢ２で変換された物理アドレス２
ａとを比較し、一致を検出する。論理ヒツトデコード回
路５は、比較回路８の出力を調べて、バッファ記憶４に
データブロックが存在することが判定された場合には、
そのロー選択信号５ａを出力する。ロー選択回路６は論
理ヒツトデコード回路５からロー選択信号５ａを受けて
、バッファ記憶４で同時に読み出されている該当するロ
ーのブロックデータを選択し、読み出しバッファデータ
として出力する。また、第２バッファアドレスアレイ３
２はロー数とグループ数の積に等しい連想量を有するメ
モリである。第２バッファアドレスアレイ３２はアドレ
ス変換を受けない論理アドレスビットの第２０ビツト〜
第２４ビツトの５ビツトでアクセスされるカラムから構
成される。

第２バッファアドレスアレイ３２においては、シノニム
グループはアレイの連想方向に配置される。

第２バッファアドレスアレイ３２はアドレス変換を受け
ない部分のみでアクセスされるアドレスアレイのメモリ
である。この第２バッファアドレスアレイ３２では、シ
ノニムの候補、即ち、シノニムとなる可能性のある全エ
ントリを全て並列に読み出すことができる。ヒツトロー
グループエンコード回路３４は、物理アドレス２ａと第
２バツフ７アドレスアレイ３２からの読み出し物理アド
レス出力との比較結果を比較回路３３で調べて、ヒツト
したロー番号およびシノニム番号等を出力する。

命令処理装置のフェッチ動作におけるバッファ記憶の読
み出しは、論理アドレスレジスタ１にセットされた論理
アドレスのアドレスビットで、第１バッファアドレスア
レイ３１をアクセスし、ロー選択信号５ａを得て、バッ
ファ記憶のローを選択する。また、ストア動作では、ス
トアアドレスをセレクタ４３で選択して、第２バッファ
アドレスアレイ３２をアクセスし、出力された物理アド
レスをＴＬＢ２からの物理アドレスによりチエツクを行
った後に、ヒツトローグループエンコード回路３４ぶら
ロー番号およびグループ番号のエントリデータを得て、
ロー番号およびグループ番号をセレクタ４１より選択し
てバッファ記憶４における該当位置に書き込む。

次に、フェッチ動作中に、第１バッファアドレスアレイ
３１をアクセスして、ヒツトしなかった場合の動作を説
明する。第１バッファアドレスアレイ３１をアクセスし
てヒツトしない場合でも、シノニムが存在する場合があ
り得る。この場合、セレクタ４３で論理アドレスレジス
タ１からの物理アドレス（実アドレス）を選択し、第２
バッファアドレスアレイ３２をアクセスすることにより
、シノニムを調べる。シノニムの存在が検出された場合
は、セレクタ４２で、ヒツトローグループエンコード回
路３４からの出力信号３４ａを選択し、当該ブロックの
エントリを無効化する。

第５図は、バッファ記憶制御ユニットの別の実施例の内
部構成を示すブロック図である。第５図の第３実施例の
バッファ記憶制御ユニットの構成は、基本的には、第４
図に示した第２実施例のバッファ記憶制御ユニットの構
成と同様なものである。ここでは、更にセレクタ５１を
設け、第２バッファアドレスアレイ５２から出力される
エントリのロー番号を選択して、シノニムを検出した場
合の無効化を行うようにしている。この第５図の第３の
実施例のバッファ記憶制御ユニットと、第４図の第２の
実施例のバッファ記憶制御ユニットとの主な相違点は、
第２バツフアアドレスレジスタ５２の周辺回路の構成に
ある。

第２バッファアドレスアレイ５２に対するアクセスは、
物理アドレスへの変換後のアドレスでアクセスする。第
２バッファアドレスアレイ５２の各ローのエントリの内
容には、第１バッファアドレスアレイ３１に対応するロ
ー番号およびグループ番号が保持されている。第１バク
フアアドレスアレイ３１をアクセスして、この例におい
ては、比較回路８の全出力が０となって、バッファミス
を検出した場合に、更に第２バッファアドレスアレイ５
２をアクセスする。ここでの第２バッファアドレスアレ
イ５２のヒツトはシノニムの存在を意味する。第２バッ
ファアドレスアレイ５２から読み出したエントリのロー
番号およびグループ番号（第１バッファアドレスアレイ
３１の対応するロー番号およびグループ番号）から、ヒ
ツトしたロー番号をセレクタ５１で選択し、セレクタ４
２を介して第１バッファアドレスアレイ３１に与え、対
応するシノニムを無効化する。また、このとき、同じロ
ー番号をセレクタ４１を介してバッファ記憶４に与え、
バッファ記憶の無効化を行う。

なお、ここでの第２バッファアドレスアレイ５２と、シ
ノニム制御を行う論理ヒツトデコード回路５３と、比較
回路５４は、ストア動作時に発生するシノニムを検出す
る機能を有する書込み用バッファアドレスアレイによる
処理機能の中で行われる機能として実現することも可能
である。

第６図は１本発明の更に別の実施例のデータ処理装置の
要部構成を示すブロック図である。この実施例では、バ
ッファ記憶制御をシステムコントローラに設けられるバ
ッファアドレスアレイ（フロントアドレスアレイ）を用
いて行うようにした例である。バッファ記憶制御を行う
処理要素の構成は、第４図の第２実施例および第５図の
第３実施例と同様な構成となっている。

データ処理装置が複数の命令処理装置を含むマルチプロ
セッサ構成でシステム構成される場合、システムコント
ローラを介して主記憶装置と複数の命令処理装置が接続
される（第１図）、各々の命令処理装置には、バッファ
記憶およびバッファアドレスアレイを含むバッファ記憶
制御ユニットが設けられ、また、システムコントローラ
には。

複数の命令処理装置の複数のバッファメモリ間のデータ
の不一致を防止するため、バッファ記憶制御ユニットに
おけるバッファアドレスアレイの写しを格納するフロン
トアドレスアレイ（ＦＡＡ：Ｆｒｏｎｔ　Ａｄｄｒｅｓ
ｓ　Ａｒｒａｙ）が設けられる・第６図の実施例では、
このシステムコントローの中に設けられるフロントアド
レスアレイを、バッファ記憶制御でシノニム検出を行う
機能を有する第２バッファアドレスアレイとして用いる
。すなわち、第６図において、１３は命令処理装置であ
り、１２はシステムコントローラである。６０はフロン
トアドレスアレイ、６１は比較回路、６２はヒツトロー
グループエンコード回路である。フロントアドレスアレ
イ６０．比較回路６１．およびヒツトローグループエン
コード回路６２は、システムコントローラ１２内に設け
られる。

フロントアドレスアレイ６０は、マルチプロセッサ構成
において、複数のバッファメモリ間のデータの不一致を
防止するために設けられる命令処理装置１３のバッファ
アドレスアレイの写しである。

例えば、あるバッファ記憶４に対して書込が行なわれた
場合に、全部のフロントアドレスアレイを読み出し、当
該ブロックを格納している他命令処理装置のバップア記
憶のブロックデータを無効化とするために、システムコ
ントローラ１２の中のフロントアドレスアレイ６０が用
いられる。このフロントアドレスアレイ６０の中で、第
２バッファアドレスアレイの機能を実現する。すなわち
、命令処理装置！１３におけるバッファ記憶制御を行う
処理要素（論理ヒツトデコード回路５）で、バッファミ
スが検出されると、論理ヒツトデコード回路５からバッ
ファミス信号５ｄにより、命令処理装置１３はシステム
コントローラ１２に対して、ブロック転送要求６４を出
すと共に、セレクタ６６でミスを起こした物理アドレス
を選択してアドレスデータ６５を送出する。システムコ
ントローラ１２ではブロック転送の準備をすると共に、
フロントアドレスアレイ６０をアクセスし、比較回路６
１およびヒツトローグループエンコード回路６２により
、シノニムの存在を調べてシノニム制御を行う、シノニ
ムが存在する場合は、ヒツトローグループエンコード回
路６２によりシノニムの無効化要求６３を、命令処理装
置１３に対して送出する。この要求を受けた命令処理袋
！１３はシノニム無効化をバリッドビットをリセットす
ることにより行なう。

以上に説明した本発明による実施例を要部をまとめると
次にようになる。

（１）バッファ記憶に対応するバッファアドレスアレイ
は、データ幅を削減して処理速度を向上させたバッファ
アドレスアレイを第１ノ（ソファアドレスアレイ３１と
、論理アドレスから物理アドレスへのアドレス変換を受
けないアドレスビット部分でのみアクセスされ、データ
幅が大きくシノニムを同時に並列に読み出し可能な第２
）（ソファアドレスアレイ３２を設ける。

データ幅を削減して連想量をローのみとして、シノニム
を読み出せない構造の第１バッファアドレスアレイ３１
を、論理アドレスでアクセスして）くソファミスを検出
した場合にのみ、シノニムを読み出せる第２バッファア
ドレスアレイをアクセスし、シノニムの検出を行う、シ
ノニムが存在する場合は、その無効化を行う。

これにより、バッファアドレスアレイの連想量を削減し
て、バッファ記憶のアクセス速度を高速化できる。

（２）第２バッファアドレスアレイ３２は、物理アドレ
スでアクセスする構成とする。第２バッファアドレスア
レイ３１には、第１バッファアドレスアレイ３１の対応
するロー番号等を格納しておく。

第１バッファアドレスアレイ３１でバッファミスを検出
した場合に、第２バッファアドレスアレイ３２をアクセ
スする。この場合の第２バッファアドレスアレイ３２の
アクセスでヒツトした場合は、ヒツトしたローの第１バ
ッファアドレスアレイ３１の対応するロー番号等を読み
出し、これに基づいてシノニムの無効化を行う。

これにより、シノニム制御の処理を効率的に行え、シノ
ニム検出のためのバッファアドレスアレイからの連想量
をも含めて、連想量を削減して、バッファ記憶のアクセ
ス速度を高速化できる。

（３）システムコントローラ内に第２バッファアドレス
アレイの写しを設ける。これは、物理アドレスまたは論
理アドレスの変換を受けないアドレスビット部分でアク
セスされるバッファアドレスアレイの写しを設ける構成
である。

バッファミスを検出した場合、ブロック転送要求を命処
理装置からシステムコントローラに送出する。システム
コントローラでは、第２バッファアドレスアレイの写し
をアクセスし、シノニムの検出を行う、シノニムを検出
した場合は、システムコントローラから命令処理装置に
対してシノニム無効化要求を送出し、シノニムの無効化
処理を行う。

これにより、システムコントローラ内のフロントアドレ
スアレイを第２バツフアアトレイアレイとして使えるの
で、ハードウェアコストを上昇させずに、本発明を実施
することができる。フロントアドレスアレイは、マルチ
プロセッサ構成において、バッファ記憶間のデータのコ
ンシスチンシー（同一性）を保持するために、システム
コントローラ内に置かれるバッファアドレスアレイの写
しである。

（４）また、上記の（１）および（２）における第２バ
ッファアドレスアレイは、ストア動作を行う書き込み用
のバッファアドレスアレイを、用いることができるので
ハードウェアのコストを増加させずに本発明を実施する
ことができる。

以上１本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、バッファ記憶
のバッファアドレスアレイの連想量を削減することがで
きるので、バッファメモリのアクセスを高速化できる。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかるデータ処理装置の
全体の構成を示すブロック図、第２図は、命令処理装置
の要部の構成を示すブロック図。 第３図は、バッファ記憶制御ユニットの内部構成を詳細
に示すブロック図、 第４図は、バッファ記憶制御ユニットの他の実施例の内
部構成を示すブロック図、 第５図は、バッファ記憶制御ユニットの別の実施例の内
部構成を示すブロック図、 第６図は、本発明の更に別の実施例のデータ処理装置の
要部構成を示すブロック図、 第７図は、命令処理装置におけるバッファ記憶制御ユニ
ットの要部構成の一例を示すブロック図である。 図中、１・・・論理アドレスレジスタ、２・・・アドレ
ス変換バッファ、３・・・バッファアドレスアレイ、４
・・・バッファ記憶、５・・・論理ヒツトデコード回路
、６・・・ロー選択回路、７・・・シノニムヒツトデコ
ード回路、８　、３３．５４．６１・・・比較回路、１
１・・・主記憶装置、１２・・・システムコントローラ
、１３・・・命令処理装置、１４・・・入出力処理装置
、１５・・・バッファ記憶制御ユニット、２０・・・命
令制御ユニット、２１・・・汎用演算ユニット、２２・
・・浮動小数点演算ユニット、３１・・・第１バッファ
アドレスアレイ、３２・・・第２バッファアドレスアレ
イ、３４．６２・・・ヒツトローグループエンコード回
路、４１．４２．４３．６６・・・セレクタ。

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置に格納したデータをバッファ記憶に登録
   し、バッファ記憶に登録したデータのエントリを登録し
   たバッファアドレスアレイにより、バッファ記憶をアク
   セスしてデータ処理を実行するデータ処理装置において
   、前記バッファアドレスアレイを、論理アドレスでアク
   セスする第１バッファアドレスアレイと、物理アドレス
   でアクセスする第２バッファアドレスアレイとに分けて
   設ける構成としたことを特徴とするデータ処理置。 ２、主記憶装置に格納したデータをバッファ記憶に登録
   し、バッファ記憶に登録したデータのエントリを登録し
   たバッファアドレスアレイにより、バッファ記憶をアク
   セスしてデータ処理を実行するデータ処理装置において
   、論理アドレスを物理アドレスに変換するアドレス変換
   手段と、論理アドレスのアドレス変換を受ける部分を含
   むアドレスビットによりアクセスされる第１バッファア
   ドレスアレイと、物理アドレスの１部のビットによりア
   クセスされる第２バッファアドレスアレイと、前記第１
   バッファアドレスアレイでバッファミスを検出した場合
   に第２バッファアドレスアレイの出力により複数の論理
   アドレスからアクセスされる同一実アドレスのバッファ
   データを無効にする制御手段とを有することを特徴とす
   るデータ処理装置。 ３、バッファ記憶を備え、命令処理装置が主記憶装置に
   格納されたデータをバッファ記憶を介してアクセスし、
   バッファ記憶を用いてデータ処理を実行するデータ処理
   装置において、論理アドレスを物理アドレスに変換する
   アドレス変換手段と、アドレス置換を受ける論理アドレ
   スビットの一部のアドレスビットおよびアドレス変換を
   受けない論理アドレスの一部のアドレスビットでアクセ
   スされる第１バッファアドレスアレイと、アドレス変換
   を受けない論理アドレスの一部のアドレスビットでアク
   セスされる第２のバッファアドレスアレイと、アドレス
   変換を受ける論理アドレスの一部およびアドレス変換を
   受けない論理アドレスの一部でアクセスされるデータを
   格納するバッファ記憶と、前記第１バッファアドレスア
   レイでバッファミスを検出した場合に第２バッファアド
   レスアレイの出力により複数の論理アドレスからアクセ
   スされる同一実アドレスのバッファデータを無効にする
   制御手段とを有することを特徴とするデータ処理装置。 ４、前記請求項２または請求項３に記載のデータ処理装
   置において、更に、第１バッファアドレスアレイをアク
   セスするための論理アドレスの所定のアドレスビットを
   第１バッファアドレスアレイに与えるための手段と、第
   １バッファアドレスアレイの出力に応じてバッファ記憶
   に登録したデータのアドレスヒットを検出する検出手段
   と、前記検出手段に接続され、第１バッファアドレスア
   レイでアドレスヒットが検出されなかった時、第２バッ
   ファアドレスアレイをアクセスする制御手段とを備える
   ことを特徴とするデータ処理装置。 ５、前記請求項２または請求項３に記載のデータ処理装
   置において、第２バッファアドレスアレイの出力により
   複数の論理アドレスからアクセスされる同一実アドレス
   のバッファデータを無効にする制御手段は、第２バッフ
   ァアドレスアレイの出力に応じて、シノニムのヒットを
   検出するシノニムヒット検出手段と、前記シノニムヒッ
   ト検出手段に接続され、シノニムヒットを検出したとき
   、第１バッファアドレスアレイおよび第２バッファアド
   レスアレイの中の該当ブロックのエントリを、ロー番号
   およびグループ番号に基づいて無効化する手段とから構
   成されることを特徴とするデータ処理装置。 ６、前記請求項２または請求項３に記載のデータ処理装
   置において、命令処理装置におけるバッファ記憶制御装
   置に、論理アドレスのアドレス変換を受ける部分を含む
   アドレスによりアクセスされ、ロー数に等しい数を並列
   に読み出し可能な第１バッファアドレスアレイと、論理
   アドレスのアドレス変換を受けない部分によりアクセス
   され、ロー数とグループ数の積に等しい数を並列に読み
   出し可能な第２バッファアドレスアレイとを設けること
   を特徴とするデータ処理装置。 ７、前記請求項２または請求項３に記載のデータ処理装
   置において、バッファ記憶制御装置におけるバッファア
   ドレスアレイの写しを格納するシステムコントローラ内
   のフロントバッファアドレスアレイに、論理アドレスの
   アドレス変換を受けない部分によりアクセスされ、ロー
   数とグループ数の積に等しい数を並列に読み出し可能な
   第２バッファアドレスアレイを有することを特徴とする
   データ処理装置。