JPH01199251A - キャッシュメモリアクセス制御方式 - Google Patents
キャッシュメモリアクセス制御方式Info
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- JPH01199251A JPH01199251A JP8822898A JP2289888A JPH01199251A JP H01199251 A JPH01199251 A JP H01199251A JP 8822898 A JP8822898 A JP 8822898A JP 2289888 A JP2289888 A JP 2289888A JP H01199251 A JPH01199251 A JP H01199251A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要〕
この発明は中央処理装置と主記憶装置間に設けられるキ
ャッシュメモリのアクセス制御方式に関し、 キャッシュメモリへのアクセス精度の向上を図ることを
目的とし、 中央処理装置と主記憶装置との間に設けられるキャッシ
ュメモリのアクセス制御方式であって、前記中央処理装
置内部に設けられうる上位キャッシュメモリと外部に設
けられる下位キャッシュメモリのそれぞれのＬＲＵをヒ
ツト情報に基づいて更新するＬＲＵ更新手段と、前記Ｌ
ＲＵに基づいて、最も古いラインの内容を選択的に入れ
換えるためのライン選択手段とを備え、前記下位キャッ
シュのＬＲＵを更新する手１１ｊ〃の進行中に、入れ換
え対象ブロック中の上位キャッシュに存在するラインに
ついてもアクセスが行なわれたとみなすようにＬＲＵを
更新するか、あるいは入れ換えラインを決定するときに
、下位キャッシュには存在するが上位キャッシュには存
在しないものの中から最も古いものを下位キャッシュか
ら選択することにより入れ換えラインを決定するように
構成する。
ャッシュメモリのアクセス制御方式に関し、 キャッシュメモリへのアクセス精度の向上を図ることを
目的とし、 中央処理装置と主記憶装置との間に設けられるキャッシ
ュメモリのアクセス制御方式であって、前記中央処理装
置内部に設けられうる上位キャッシュメモリと外部に設
けられる下位キャッシュメモリのそれぞれのＬＲＵをヒ
ツト情報に基づいて更新するＬＲＵ更新手段と、前記Ｌ
ＲＵに基づいて、最も古いラインの内容を選択的に入れ
換えるためのライン選択手段とを備え、前記下位キャッ
シュのＬＲＵを更新する手１１ｊ〃の進行中に、入れ換
え対象ブロック中の上位キャッシュに存在するラインに
ついてもアクセスが行なわれたとみなすようにＬＲＵを
更新するか、あるいは入れ換えラインを決定するときに
、下位キャッシュには存在するが上位キャッシュには存
在しないものの中から最も古いものを下位キャッシュか
ら選択することにより入れ換えラインを決定するように
構成する。
本発明は中央処理装置と主記憶装置間に設けられるキャ
ッシュメモリのアクセス制御方式に関する。
ッシュメモリのアクセス制御方式に関する。
データ処理装置では中央処理装置（ＣＰ Ｕ）の高速処
理と低速な主記憶装置（ＭＳＵ）との処理速度の差を解
消するために、これらの間に高速のキャッシュメモリ
（以下、キャッシュ）を設けることが行なわれる。マイ
クロプロセッサにおいても同様であり、集積度の向上に
伴い、チップ内部に小容量のキャッシュを設け、さらに
容量を補填するために外部にもキャッシュを設はヒツト
率を向上させ処理性能の向上を図っている。キャッシュ
は通常、複数バイトからなるラインと呼ばれる単位毎に
管理され、新たなラインをキャッシュに登録するとき、
ラインに空きがなければ既にキャッシュに登録されてい
るラインのうちのどれかが追い出される。
理と低速な主記憶装置（ＭＳＵ）との処理速度の差を解
消するために、これらの間に高速のキャッシュメモリ
（以下、キャッシュ）を設けることが行なわれる。マイ
クロプロセッサにおいても同様であり、集積度の向上に
伴い、チップ内部に小容量のキャッシュを設け、さらに
容量を補填するために外部にもキャッシュを設はヒツト
率を向上させ処理性能の向上を図っている。キャッシュ
は通常、複数バイトからなるラインと呼ばれる単位毎に
管理され、新たなラインをキャッシュに登録するとき、
ラインに空きがなければ既にキャッシュに登録されてい
るラインのうちのどれかが追い出される。
第１Ｏ図はセットアソシアティブ方式によるキャッシュ
のアクセス制御方式を説明する図であり、通常、Ｌ Ｒ
Ｕ （Ｌｅａｓｔ Ｒｅｃｅｎｔｊｙ Ｕｓｅｄ）方式
によってデータの入れ換えの制御を行なう。この方式は
同一のセットのラインの中で現時点までのアクセス順を
記憶しておき、最近アクセスされていない古いラインか
ら入れ換えの対象とするものである。
のアクセス制御方式を説明する図であり、通常、Ｌ Ｒ
Ｕ （Ｌｅａｓｔ Ｒｅｃｅｎｔｊｙ Ｕｓｅｄ）方式
によってデータの入れ換えの制御を行なう。この方式は
同一のセットのラインの中で現時点までのアクセス順を
記憶しておき、最近アクセスされていない古いラインか
ら入れ換えの対象とするものである。
例えば、ＭＳＵのセット１のラインの斜線部分の“００
１０１χ”と“ＦＦＦＯＩＸ ”が、キャッシュのセッ
ト１のＷＡＹＯとＷＡＹＩにそれぞれ格納されていると
すると、次に同じセット１に対応するが、“０ＯＩＯＩ
Ｘ”と” ＦＦＦＯＩＸ ’以外のアドレスにアクセス
されたときはＬＲＵ方式では“０ＯＩＯＩＸ”と“ＦＦ
ＦＯＩＸ”のいずれかの内最近使われない方を追い出す
ように制御する。
１０１χ”と“ＦＦＦＯＩＸ ”が、キャッシュのセッ
ト１のＷＡＹＯとＷＡＹＩにそれぞれ格納されていると
すると、次に同じセット１に対応するが、“０ＯＩＯＩ
Ｘ”と” ＦＦＦＯＩＸ ’以外のアドレスにアクセス
されたときはＬＲＵ方式では“０ＯＩＯＩＸ”と“ＦＦ
ＦＯＩＸ”のいずれかの内最近使われない方を追い出す
ように制御する。
第１１図は階層化されたキャッシュ構成を示す図で、第
１２図に詳細に内部構成を示すように、上位キャッシュ
は内部キャッシュに対応し、下位キャッシュは外部キャ
ッシュに対応する。内部キャッシュおよび外部キャッシ
ュは、容量の大小に差はあるが、アドレスを格納するタ
グ部（ＴＡＧ）と、データを格納するデータ部−（ＤＡ
ＴＡ）と、これらの書込み／読出しを制御する制御部（
ＣＮＴ）とを基本構成とする。通常、内部キャッシュは
ＣＰＵ内部に設けられ、外部キャッシュはアドレスバス
（ＡＤＤ） 、データバス（Ｄ）、制御信号線（Ｓ）を
介して内部キャッシュに接続され、さらにＭＳＵに接続
される。第１１図に示すような階層化されたキャッシュ
構成では上位キャッシュのアクセス頻度が高く、下位キ
ャッシュのアクセス頻度が低いのが通常である。従って
、読み出しアクセスの場合、上位キャッシュにヒント（
ｂｉｔ）している間は下位キャッシュＬこアクセスしな
いので、最もアクセス頻度の高いアドレスに対する下位
キャッシュのラインはアクセス頻度が低いためそのライ
ンから追い出されることがある。この時、偶然にそのア
クセスにおいて上位キャッシュから追い出され、下位キ
ャッシュからも追い出されると、次のアクセスは上位、
下位ともそのアドレスが消滅するミスとなってアクセス
の性能低下を来すことになる。
１２図に詳細に内部構成を示すように、上位キャッシュ
は内部キャッシュに対応し、下位キャッシュは外部キャ
ッシュに対応する。内部キャッシュおよび外部キャッシ
ュは、容量の大小に差はあるが、アドレスを格納するタ
グ部（ＴＡＧ）と、データを格納するデータ部−（ＤＡ
ＴＡ）と、これらの書込み／読出しを制御する制御部（
ＣＮＴ）とを基本構成とする。通常、内部キャッシュは
ＣＰＵ内部に設けられ、外部キャッシュはアドレスバス
（ＡＤＤ） 、データバス（Ｄ）、制御信号線（Ｓ）を
介して内部キャッシュに接続され、さらにＭＳＵに接続
される。第１１図に示すような階層化されたキャッシュ
構成では上位キャッシュのアクセス頻度が高く、下位キ
ャッシュのアクセス頻度が低いのが通常である。従って
、読み出しアクセスの場合、上位キャッシュにヒント（
ｂｉｔ）している間は下位キャッシュＬこアクセスしな
いので、最もアクセス頻度の高いアドレスに対する下位
キャッシュのラインはアクセス頻度が低いためそのライ
ンから追い出されることがある。この時、偶然にそのア
クセスにおいて上位キャッシュから追い出され、下位キ
ャッシュからも追い出されると、次のアクセスは上位、
下位ともそのアドレスが消滅するミスとなってアクセス
の性能低下を来すことになる。
第１３図は従来の問題点を説明する図である。
図において、左側は上位キャッシュ、右側は下位キャッ
シュの内容である。本図を用いて上述したアクセス頻度
の高いアドレスに対応する下位のラインが追い出された
後で上位のラインも追い出される場合を説明する。左端
はアクセス順序を示し、同一のセットに対応するアドレ
スＡ、Ｂ、Ｃ，Ｄ。
シュの内容である。本図を用いて上述したアクセス頻度
の高いアドレスに対応する下位のラインが追い出された
後で上位のラインも追い出される場合を説明する。左端
はアクセス順序を示し、同一のセットに対応するアドレ
スＡ、Ｂ、Ｃ，Ｄ。
Ｅにこの順序でアクセスがあり、Ａが最もアクセス頻度
が高いアクセスとする。上位および下位キャッシュ°の
内容は左端に示したアクセスがあった後の各ラインの内
容を示し、添字数字は各ＷＡＹ間のアクセス順序を示す
（番号が若いほど古い内容であり入れ替えの対象となる
）。また、図中のダッシュ（−）はラインが存在しない
ことを示している。上位キャッシュにおいて、下端から
３番目ではＷＡＹＯにアドレスＡがアクセスされた後、
ＷＡＹＩにアドレスＥがアクセスされると−ＡＹＩのア
ドレスＤはＥに更新され、次にＷＡＹＯにアドレスＤが
アクセスされると、ＷＡＹＯのアドレスＡはＤに更新さ
れる。この時点でＷＡＹＯはアドレスＤに−ＡＹＩはア
ドレスＥとなりアドレスＡは上位キャッシュから消滅す
る。下位キャッシュにおいても同様に、下端から３番目
の−ＡＹＯにおいて、アドレスＡから已に変ると、この
時点では下位キャッシュのすべてのＷＡＹからアドレス
Ａは消滅する。このようにして、最も頻度の高いアドレ
スＡが上位キャッシュからも下位キャッシュからも追い
出される事態が生ずる。
が高いアクセスとする。上位および下位キャッシュ°の
内容は左端に示したアクセスがあった後の各ラインの内
容を示し、添字数字は各ＷＡＹ間のアクセス順序を示す
（番号が若いほど古い内容であり入れ替えの対象となる
）。また、図中のダッシュ（−）はラインが存在しない
ことを示している。上位キャッシュにおいて、下端から
３番目ではＷＡＹＯにアドレスＡがアクセスされた後、
ＷＡＹＩにアドレスＥがアクセスされると−ＡＹＩのア
ドレスＤはＥに更新され、次にＷＡＹＯにアドレスＤが
アクセスされると、ＷＡＹＯのアドレスＡはＤに更新さ
れる。この時点でＷＡＹＯはアドレスＤに−ＡＹＩはア
ドレスＥとなりアドレスＡは上位キャッシュから消滅す
る。下位キャッシュにおいても同様に、下端から３番目
の−ＡＹＯにおいて、アドレスＡから已に変ると、この
時点では下位キャッシュのすべてのＷＡＹからアドレス
Ａは消滅する。このようにして、最も頻度の高いアドレ
スＡが上位キャッシュからも下位キャッシュからも追い
出される事態が生ずる。
本発明の目的は階層化されたキャッシュ構成のアクセス
において、下位キャッシュの入れ換えを下位のキャッシ
ュへのアクセスだけでなく上位のキャッシュにも存在す
ることを配慮してアクセス制御することにより、最もア
クセス頻度の高いアドレスが上位および下位のキャッシ
ュから消滅することを防止するアクセス制御方式を提供
することにある。
において、下位キャッシュの入れ換えを下位のキャッシ
ュへのアクセスだけでなく上位のキャッシュにも存在す
ることを配慮してアクセス制御することにより、最もア
クセス頻度の高いアドレスが上位および下位のキャッシ
ュから消滅することを防止するアクセス制御方式を提供
することにある。
〔課題を解決するための手段および作用〕第１図は本発
明の原理構成図である。Ａは内部及び外部キャッシュの
ＬＲＵを更新する手段であり、Ｂは最も古いラインの内
容を追い出すためのライン選択手段である。このような
構成において、アクセスすることにより更新されるＬＲ
Ｕに基づいて入れ換え対象となるラインの内から入れ換
えを行なう階層化されたキャッシュメモリのアクセス制
御方式では、前記下位キャッシュのＬＲＵを更新する手
段の進行中に、入れ換え対象ブロック中の上位キャッシ
ュに存在するラインについてもアクセスが行なわれたと
みなすようにＬＲＵを更新しておくか、あるいは下位キ
ャッシュの入れ換えラインを決定するときに、下位キャ
ッシュには存在するが上位キャッシュには存在しないも
のの中から最も古いものを下位キャッシュから選ぶこと
により入れ換えラインを決定する。
明の原理構成図である。Ａは内部及び外部キャッシュの
ＬＲＵを更新する手段であり、Ｂは最も古いラインの内
容を追い出すためのライン選択手段である。このような
構成において、アクセスすることにより更新されるＬＲ
Ｕに基づいて入れ換え対象となるラインの内から入れ換
えを行なう階層化されたキャッシュメモリのアクセス制
御方式では、前記下位キャッシュのＬＲＵを更新する手
段の進行中に、入れ換え対象ブロック中の上位キャッシ
ュに存在するラインについてもアクセスが行なわれたと
みなすようにＬＲＵを更新しておくか、あるいは下位キ
ャッシュの入れ換えラインを決定するときに、下位キャ
ッシュには存在するが上位キャッシュには存在しないも
のの中から最も古いものを下位キャッシュから選ぶこと
により入れ換えラインを決定する。
第２図は本発明に係るキャッシュメモリアクセス制御方
式を適用する内部キャッシュのブロック図である。タグ
部（Ｔ Ａ Ｇ）には第４図（ａ）に詳細に示すように
−ＡＹＯのラインとＷＡＹＩのラインを有し、命令制御
部ｌＮＣｌから内部アドレスバスＩＡＤＨを介して送出
されるアドレスＡｌ０−４によりラインが選択され、さ
らに書込みもしくは読出しの指定アドレスＡ３１−１１
が入力される。指定アドレスＡ３１−１１は同時に比較
器ＣＯＭＰ １およびＣＯＭＰ ２にも入力され、これ
ら比較器において−ＡＹＯおよびＷＡＹＩからの出力と
比較され一致していれば制御部ＣＮＴに出力される。比
較器ＣＯＭＰ １およびＣＯＭＰ ２の出力は制御部Ｃ
ＮＴを介してライン選択アドレスＡｒ０−４と共にＬＲ
Ｕ方式により更新する内部制御回路（ＬｉＬＲＩＪ）に
入力される。制御回路（ＬｉＬＲｔｌ）の出力は制御部
ＣＮＴに入力されると共に取り込みＷａｙＡとして後述
する外部キャッシュに出力される。
式を適用する内部キャッシュのブロック図である。タグ
部（Ｔ Ａ Ｇ）には第４図（ａ）に詳細に示すように
−ＡＹＯのラインとＷＡＹＩのラインを有し、命令制御
部ｌＮＣｌから内部アドレスバスＩＡＤＨを介して送出
されるアドレスＡｌ０−４によりラインが選択され、さ
らに書込みもしくは読出しの指定アドレスＡ３１−１１
が入力される。指定アドレスＡ３１−１１は同時に比較
器ＣＯＭＰ １およびＣＯＭＰ ２にも入力され、これ
ら比較器において−ＡＹＯおよびＷＡＹＩからの出力と
比較され一致していれば制御部ＣＮＴに出力される。比
較器ＣＯＭＰ １およびＣＯＭＰ ２の出力は制御部Ｃ
ＮＴを介してライン選択アドレスＡｒ０−４と共にＬＲ
Ｕ方式により更新する内部制御回路（ＬｉＬＲＩＪ）に
入力される。制御回路（ＬｉＬＲｔｌ）の出力は制御部
ＣＮＴに入力されると共に取り込みＷａｙＡとして後述
する外部キャッシュに出力される。
さらに、命令制御部ｌＮＣｌからのライン選択アドレス
Ａ ｔｏ−２は内部アドレスバスＩＡＤＢを介してデー
タ部（ＤＡＴＡ）の−ＡＹＯおよびＷＡＹＩに入力され
る。そして、データ部の−ＡＹＯおよびＷＡＹＩには比
較器ＣＯＭＰ １およびＣＯＭＰ ２の出力が入力され
、指定アドレスのデータが出力される。出力データＤＡ
ＴＡは内部データバスＩＤＢを介して命令制御部ｌＮＣ
２へ送出される。■は制御部ＣＮＴからＴＡＧに入力さ
れるライン更新のための更新信号である。
Ａ ｔｏ−２は内部アドレスバスＩＡＤＢを介してデー
タ部（ＤＡＴＡ）の−ＡＹＯおよびＷＡＹＩに入力され
る。そして、データ部の−ＡＹＯおよびＷＡＹＩには比
較器ＣＯＭＰ １およびＣＯＭＰ ２の出力が入力され
、指定アドレスのデータが出力される。出力データＤＡ
ＴＡは内部データバスＩＤＢを介して命令制御部ｌＮＣ
２へ送出される。■は制御部ＣＮＴからＴＡＧに入力さ
れるライン更新のための更新信号である。
第３図は本発明を適用する外部キャッシュのブロック図
である。外部キャッシュではＬＲＵ方式により更新する
外部制御回路（ＬｅＬＲＵ）が前述の内部制御回路（Ｌ
ｉＬＲＵ）に代って設けられ、さらに更新信号ｌおよび
Ｗと取り込みＷａｙＡとを比較する比較器ＣＯＭＰ ３
とＣＯＭＰ ４が追加される。各々の比較器からはヒラ
１−（ｂｉｔ）および更新信号Ｉが制御ＣＮＴに入力さ
れ、同時にデータ部（ＤＡＴＡ）の各ＷＡＹに送出され
る。簡単のためにＷＡＹＩ 、 ＷＡＹ２については省
略されており、これらはＷＡＹＯ、ＷＡＹ３と同様の構
成である。
である。外部キャッシュではＬＲＵ方式により更新する
外部制御回路（ＬｅＬＲＵ）が前述の内部制御回路（Ｌ
ｉＬＲＵ）に代って設けられ、さらに更新信号ｌおよび
Ｗと取り込みＷａｙＡとを比較する比較器ＣＯＭＰ ３
とＣＯＭＰ ４が追加される。各々の比較器からはヒラ
１−（ｂｉｔ）および更新信号Ｉが制御ＣＮＴに入力さ
れ、同時にデータ部（ＤＡＴＡ）の各ＷＡＹに送出され
る。簡単のためにＷＡＹＩ 、 ＷＡＹ２については省
略されており、これらはＷＡＹＯ、ＷＡＹ３と同様の構
成である。
第４図（ａ）、（ｂ）はキャッシュ構成図を示し、（ａ
）は内部キャッシュ、（ｂ）は外部キャッシュである。
）は内部キャッシュ、（ｂ）は外部キャッシュである。
Ｅは外部キャッシュのラインが存在し、ｌは内部キャッ
シュのラインが存在することを示す。Ｌｉは内部キャッ
シュのＷＡＹのＬＲＵ制御、Ｌｅは外部キャッシュのＷ
ＡＹのＬＲＵＩＪＩを示す。上位と下位のキャッシュは
斜線で示すように固定的に対応しており、本発明では下
位にアクセスするとき上位にもアクセスしたかのように
みせかけるか、あるいは上位に存在せず、下位に存在す
るものの中から最も古いものを追い出すように制御する
。
シュのラインが存在することを示す。Ｌｉは内部キャッ
シュのＷＡＹのＬＲＵ制御、Ｌｅは外部キャッシュのＷ
ＡＹのＬＲＵＩＪＩを示す。上位と下位のキャッシュは
斜線で示すように固定的に対応しており、本発明では下
位にアクセスするとき上位にもアクセスしたかのように
みせかけるか、あるいは上位に存在せず、下位に存在す
るものの中から最も古いものを追い出すように制御する
。
第５図（ａ）、（ｂ）は第２図および第３図に示すＬＲ
Ｕ制御回路のブロック図であって、（ａ）は後述する方
式１に適用し、（ｂ）は方式２に適用する。前述したよ
うに本発明のアクセス制御方式では２つの方式が含まれ
、１つの方式では、ＬＲＵは上位キャッシュに存在せず
、下位キャッシュをアクセスしたときに同一セット中の
上位キャッシュに存在するラインについてもアクセスが
あったように更新しておく機能を有し、他の方式では、
ＬＲＵの更新は下位のキャッシュのヒントに基いてのみ
行ない、どれかを追い出すときに下位キャッシュに存在
し上位キャッシュにないものの中から古いものを選択す
る機能を有する。即ち、どちらの方式でも上位および下
位キャッシュの両方に存在するものは追い出さず残して
おき、頻度の高いものがたまたま上位キャッシュから追
い出されたときに下位キャッシュには存在するようにし
ておくことにより、頻度の高いアドレスの消滅を防止す
るものである。
Ｕ制御回路のブロック図であって、（ａ）は後述する方
式１に適用し、（ｂ）は方式２に適用する。前述したよ
うに本発明のアクセス制御方式では２つの方式が含まれ
、１つの方式では、ＬＲＵは上位キャッシュに存在せず
、下位キャッシュをアクセスしたときに同一セット中の
上位キャッシュに存在するラインについてもアクセスが
あったように更新しておく機能を有し、他の方式では、
ＬＲＵの更新は下位のキャッシュのヒントに基いてのみ
行ない、どれかを追い出すときに下位キャッシュに存在
し上位キャッシュにないものの中から古いものを選択す
る機能を有する。即ち、どちらの方式でも上位および下
位キャッシュの両方に存在するものは追い出さず残して
おき、頻度の高いものがたまたま上位キャッシュから追
い出されたときに下位キャッシュには存在するようにし
ておくことにより、頻度の高いアドレスの消滅を防止す
るものである。
（ａ）に示すＬＲＵ＊［１１回路は、ＬＲＵのＲＡＭ５
１と、ＬＲＵの更新回路５２と、入れ換えを決定するリ
プレース決定回路５３により構成され、（ｂ）に示すＬ
ＲＵ制御回路は、ＲＡＭ５１と、更新回路５２と、リプ
レースＷＡＹ決定回路５４により構成される。これらの
回路の詳細は第７図（ａ）。
１と、ＬＲＵの更新回路５２と、入れ換えを決定するリ
プレース決定回路５３により構成され、（ｂ）に示すＬ
ＲＵ制御回路は、ＲＡＭ５１と、更新回路５２と、リプ
レースＷＡＹ決定回路５４により構成される。これらの
回路の詳細は第７図（ａ）。
（ｂ）および第８図（ａ）〜（ｃ）に詳細に示すので、
説明は後述する。
説明は後述する。
第６図はＷＡＹの参照順序を説明する図である。
図で示すように４ｗａｙのＬＲＵを示し、各ｗａｙの参
照の順序関係を６本の矢ａ ｗ ｆで示す。この場合、
例えばａが“０”のとき番号の若い方のＷＡＹＯが一＾
Ｙ１より古いことを示し、“ｌ”のときは番号の若い方
のＷＡＹＯが−ＡＹＩより新しいことを示している。同
様に、例えばｆについてはｆが“０”のときは−ＡＹ２
の方がＷＡＹ３より古く、“１″のときはＷＡＹ２の方
が−ＡＹ３より新しいことを示している。
照の順序関係を６本の矢ａ ｗ ｆで示す。この場合、
例えばａが“０”のとき番号の若い方のＷＡＹＯが一＾
Ｙ１より古いことを示し、“ｌ”のときは番号の若い方
のＷＡＹＯが−ＡＹＩより新しいことを示している。同
様に、例えばｆについてはｆが“０”のときは−ＡＹ２
の方がＷＡＹ３より古く、“１″のときはＷＡＹ２の方
が−ＡＹ３より新しいことを示している。
第７図（ａ）、（ｂ）は第５図（ａ）を詳細に示すブロ
ック図であり、（ａ）はＬＲＵ更新回路５２の詳細、（
ｂ）はリプレース決定回路５３の詳細ブロック図である
。（ａ）において、例えば“ｈｉｔｏ”は−ＡＹＯをヒ
ントしてアクセスしたことを示し、“ｈｉｔ３”はＷＡ
Ｙ３をヒツトしてアクセスしたことを示している。信号
！はそのラインが上位キャッシュに存在することを示し
ており、例えば“ＩＯ”はＷＡＹＯの内容が上位キャッ
シュに存在することを示している。ＭＰＸはマルチプレ
クサを示し、通常のＬＲＵの更新はｂｉｔ信号に行なう
が、方式１の如く上位キャッシュにアクセスがあったか
の如くみなす場合には更新信号■により更新情報を制御
する。即ち、まず、■信号による更新を行なった後、“
ｈｉｔ”による更新を行なう。また、ａ ｏｕｔ〜ｆ
ｏｕｔはＬＲＵのＲＡＭ５１の出力であり、この出力は
（ｂ）に示す如くリプレース決定回路５３にも入力され
る。ざらにａｉ、１〜ｆｉｆｉはＲＡＭ５１に入力され
ＲＡＭを書き直す内容となる。ブロック７１ａ〜７１ｆ
はすべて同一の構成をとり、例えばブロック７１ａは（
ｃ）に真理値表を示すように、マルチプレクサＭＰＸで
選択された信号Ｈ１のうち例えばＨｌ６とＨｌ、につい
て、Ｈｌ。とＨｌ。
ック図であり、（ａ）はＬＲＵ更新回路５２の詳細、（
ｂ）はリプレース決定回路５３の詳細ブロック図である
。（ａ）において、例えば“ｈｉｔｏ”は−ＡＹＯをヒ
ントしてアクセスしたことを示し、“ｈｉｔ３”はＷＡ
Ｙ３をヒツトしてアクセスしたことを示している。信号
！はそのラインが上位キャッシュに存在することを示し
ており、例えば“ＩＯ”はＷＡＹＯの内容が上位キャッ
シュに存在することを示している。ＭＰＸはマルチプレ
クサを示し、通常のＬＲＵの更新はｂｉｔ信号に行なう
が、方式１の如く上位キャッシュにアクセスがあったか
の如くみなす場合には更新信号■により更新情報を制御
する。即ち、まず、■信号による更新を行なった後、“
ｈｉｔ”による更新を行なう。また、ａ ｏｕｔ〜ｆ
ｏｕｔはＬＲＵのＲＡＭ５１の出力であり、この出力は
（ｂ）に示す如くリプレース決定回路５３にも入力され
る。ざらにａｉ、１〜ｆｉｆｉはＲＡＭ５１に入力され
ＲＡＭを書き直す内容となる。ブロック７１ａ〜７１ｆ
はすべて同一の構成をとり、例えばブロック７１ａは（
ｃ）に真理値表を示すように、マルチプレクサＭＰＸで
選択された信号Ｈ１のうち例えばＨｌ６とＨｌ、につい
て、Ｈｌ。とＨｌ。
が共に“０．０”もしくは“１，１”のときはａｉｍは
そのままａ ｏｕｔを出力し、Ｈｌ、とＨＩ Ｉが異な
るときはａ！Ｒから“０”もしくは“ｌ”が出力される
。（ｂ）の７２ａ〜７２ｄはリプレース決定回路を示し
、実際に追い出すときにどのＷＡＹが最も古いかをさが
すロジックである。Ｈ！の真理値表に従ってＬＲＵのＲ
ＡＭに書き込み、ＬＲＵの更新が行なわれる。
そのままａ ｏｕｔを出力し、Ｈｌ、とＨＩ Ｉが異な
るときはａ！Ｒから“０”もしくは“ｌ”が出力される
。（ｂ）の７２ａ〜７２ｄはリプレース決定回路を示し
、実際に追い出すときにどのＷＡＹが最も古いかをさが
すロジックである。Ｈ！の真理値表に従ってＬＲＵのＲ
ＡＭに書き込み、ＬＲＵの更新が行なわれる。
第８図（ａ）〜（ｃ）は方式２に適用される回路構成で
あり、（ａ）は第７図（ａ）と同様である。（ｂ）およ
び（ｃ）はリプレースＷａｙ決定回路５４の詳細構成図
である。動作等については第７図と同様なため省略する
。
あり、（ａ）は第７図（ａ）と同様である。（ｂ）およ
び（ｃ）はリプレースＷａｙ決定回路５４の詳細構成図
である。動作等については第７図と同様なため省略する
。
第９図は本発明に係るアクセス制御方式のＬＲＵ更新タ
イミングチャートであって、第２図および第３図に示す
回路においてＣＰＵから取込みＷａｙを出力するタイミ
ングチャートである。第４図（ａ）、（ｂ）に示すよう
に、内部キャッシュの１つのライン（斜線部分）に対応
する外部キャッシュのラインは１６個所（斜線部分）存
在する。
イミングチャートであって、第２図および第３図に示す
回路においてＣＰＵから取込みＷａｙを出力するタイミ
ングチャートである。第４図（ａ）、（ｂ）に示すよう
に、内部キャッシュの１つのライン（斜線部分）に対応
する外部キャッシュのラインは１６個所（斜線部分）存
在する。
この中に内部キャッシュの−ＡＹＯおよび−ＡＹＩに存
在するものが最大１つずつ存在する。内部キャッシュの
ＷＡＹＯに取り込む場合、１−１、Ｗ−Ｏとし他のライ
ンについてＷＡＹＯに取り込まれているものがないかを
検索する。もし見つかればそのラインはＷＡＹＯから追
い出されたはずなので１−０とする。
在するものが最大１つずつ存在する。内部キャッシュの
ＷＡＹＯに取り込む場合、１−１、Ｗ−Ｏとし他のライ
ンについてＷＡＹＯに取り込まれているものがないかを
検索する。もし見つかればそのラインはＷＡＹＯから追
い出されたはずなので１−０とする。
ＣＰＵはアドレスＡＤＤをクロックＣＬＫに対応して出
力し、内部キャッシュはアドレスを取込み、データＤＡ
ＴＡによりデータを取り込む。内部キヤ・２シユの制御
回路ＬｉＬＲＵは取込みＷａｙ信号Ａを外部キャッシュ
に出力する。外部キャッシュの制御は、取り込まれたＷ
ａｙがない場合と取り込まれたＷａ ｙがあった場合に
分けられ、■によるＬＲＵの更新の後、ｂｉｔによる更
新が行なわれて、前述の如く■→ＬＷ−０として他のラ
インについてＷＡＹＯに取り込まれているものがないか
を検索する。即ち、取り込まれたＷａｙがない（ｍｉｓ
ｓ）の場合は、ｍ１ｓｓ 、 ＋ｌ１ｉｓｓ・・・とな
る。一方、取り込まれたＷａｙがあった（ｂ ｉ ｔ）
場合にはＩ−０となる。
力し、内部キャッシュはアドレスを取込み、データＤＡ
ＴＡによりデータを取り込む。内部キヤ・２シユの制御
回路ＬｉＬＲＵは取込みＷａｙ信号Ａを外部キャッシュ
に出力する。外部キャッシュの制御は、取り込まれたＷ
ａｙがない場合と取り込まれたＷａ ｙがあった場合に
分けられ、■によるＬＲＵの更新の後、ｂｉｔによる更
新が行なわれて、前述の如く■→ＬＷ−０として他のラ
インについてＷＡＹＯに取り込まれているものがないか
を検索する。即ち、取り込まれたＷａｙがない（ｍｉｓ
ｓ）の場合は、ｍ１ｓｓ 、 ＋ｌ１ｉｓｓ・・・とな
る。一方、取り込まれたＷａｙがあった（ｂ ｉ ｔ）
場合にはＩ−０となる。
以上説明したように、本発明によれば、階層化されたキ
ャッシュにおいて、下位キャッシュの入れ換えを、下位
のキャッシュへのアクセスだけでなく上位キャッシュに
存在する事も考慮に入れて制御することにより、アクセ
スの精度向上を図ることができる。
ャッシュにおいて、下位キャッシュの入れ換えを、下位
のキャッシュへのアクセスだけでなく上位キャッシュに
存在する事も考慮に入れて制御することにより、アクセ
スの精度向上を図ることができる。
第１図は、本発明の原理構成図、
第２図は、本発明に係る一実施例内部キャッシュブロッ
ク構成図、 第３図は、本発明に係る一実施例外部キャッシュブロッ
ク構成図、 第４図（ａ）、（ｂ）は、内部および外部キャッシュ詳
細構成例。 第５図（ａ）、（ｂ）は、ＬＲＵ制御回路ブロック図、 第６図は、ＷＡＹ参照順序説明図、 第７図（ａ）、（ｂ）は、ＬＲＵ制御回路詳細図（方式
１）、（ｃ）は真理値表、 第８図（ａ） 〜（ｃ）は、ＬＲｔＪ制御回路詳細図（
方式２）、 第９図は、本発明のアクセスタイムチャート、第１Ｏ図
は、セットアソシアティブ方式説明図、第１１図は、階
層化されたキャッシュ構成図、第１２図は、−船釣なキ
ャッシュ制御構成図、および 第１３図は、従来の問題点を説明する図である。 （符号の説明） Ａ・・・ＬＲＵ更新手段、 Ｂ・・・ライン選択手段、
ｌＮＣｌ 、 ｌＮＣ２・・・命令制御部、ＣＮＴ・・
・制御部、 ＴＡＧ・・・タグ部、ＤＡＴＡ・・・
データ部、 ５１・・・ＬＲＵ ＲＡＭ、５２・・
・ＬＲＵ更新回路、 ５３・・・リプレース決定回路、 ５４・・・リプレースＷａｙ決定回路。
ク構成図、 第３図は、本発明に係る一実施例外部キャッシュブロッ
ク構成図、 第４図（ａ）、（ｂ）は、内部および外部キャッシュ詳
細構成例。 第５図（ａ）、（ｂ）は、ＬＲＵ制御回路ブロック図、 第６図は、ＷＡＹ参照順序説明図、 第７図（ａ）、（ｂ）は、ＬＲＵ制御回路詳細図（方式
１）、（ｃ）は真理値表、 第８図（ａ） 〜（ｃ）は、ＬＲｔＪ制御回路詳細図（
方式２）、 第９図は、本発明のアクセスタイムチャート、第１Ｏ図
は、セットアソシアティブ方式説明図、第１１図は、階
層化されたキャッシュ構成図、第１２図は、−船釣なキ
ャッシュ制御構成図、および 第１３図は、従来の問題点を説明する図である。 （符号の説明） Ａ・・・ＬＲＵ更新手段、 Ｂ・・・ライン選択手段、
ｌＮＣｌ 、 ｌＮＣ２・・・命令制御部、ＣＮＴ・・
・制御部、 ＴＡＧ・・・タグ部、ＤＡＴＡ・・・
データ部、 ５１・・・ＬＲＵ ＲＡＭ、５２・・
・ＬＲＵ更新回路、 ５３・・・リプレース決定回路、 ５４・・・リプレースＷａｙ決定回路。
Claims (1)
- 【特許請求の範囲】 １、中央処理装置と主記憶装置との間に設けられるキャ
ッシュメモリのアクセス制御方式であって、 前記中央処理装置内部に設けられる上位キャッシュメモ
リと外部に設けられる下位キャッシュメモリのそれぞれ
のＬＲＵ、ヒット情報に基づいて更新するＬＲＵ更新手
段（Ａ）と、 前記ＬＲＵに基づいて、最も古いラインの内容を選択的
に入れ換えるためのライン選択手段（Ｂとを備え、 前記下位キャッシュのＬＲＵを更新する手順の進行中に
、入れ換え対象ブロック中の上位キャッシュに存在する
ラインについてもアクセスが行なわれたとみなすように
ＬＲＵを更新するか、あるいは下位キャッシュの入れ換
えラインを決定するときに、下位キャッシュには存在す
るが上位キャッシュには存在しないものの中から最も古
いものを下位キャッシュから選択することにより入れ換
えラインを決定するキャッシュメモリのアクセス制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8822898A JPH01199251A (ja) | 1988-02-04 | 1988-02-04 | キャッシュメモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8822898A JPH01199251A (ja) | 1988-02-04 | 1988-02-04 | キャッシュメモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01199251A true JPH01199251A (ja) | 1989-08-10 |
Family
ID=12095466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8822898A Pending JPH01199251A (ja) | 1988-02-04 | 1988-02-04 | キャッシュメモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01199251A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7461207B2 (en) | 2002-05-06 | 2008-12-02 | Sony Computer Entertainment Inc. | Methods and apparatus for controlling hierarchical cache memory |
| JP2009524137A (ja) * | 2006-01-19 | 2009-06-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 上位レベル・キャッシュのエビクション候補を識別するための巡回スヌープ |
-
1988
- 1988-02-04 JP JP8822898A patent/JPH01199251A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7461207B2 (en) | 2002-05-06 | 2008-12-02 | Sony Computer Entertainment Inc. | Methods and apparatus for controlling hierarchical cache memory |
| US7870340B2 (en) | 2002-05-06 | 2011-01-11 | Sony Computer Entertainment Inc. | Methods and apparatus for controlling hierarchical cache memory |
| JP2009524137A (ja) * | 2006-01-19 | 2009-06-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 上位レベル・キャッシュのエビクション候補を識別するための巡回スヌープ |
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