JPH01199452A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体素子における多層配線構造を平坦化
させ断線等の恐れの少ない半導体素子の製造方法に関す
るものである。

（従来の技術） 半導体素子（ＩＣ）における多層配線の形成方法に関し
ては、たとえば、本出願人の出願に係る特願昭６０−２
８３０１３号（特開昭６２−１４３４４４号）及び特願
昭６０−２８３０１４　（同６２−１４３４４５号）明
細書に記載されている。

第３図は従来の半導体素子（ＩＣ）における配線材料に
使用されているＡｌ−Ｓｉ合金部分の構造を示す断面図
である。この第３図において、Ｓｉ基板１に拡散層２を
形成した後、その上に絶縁膜３（たとえばＰＳＧ、ＢＰ
ＳＧ）を形成する。その後、上記絶縁膜３にホトリソ・
エツチングによって開孔部４を選択的に形成する。その
後、Ａｌ−８ｉ系合金膜５を形成し、ホトリソ、エツチ
ングによって配線を形成する。

しかしながら、とのＡｊ’−３ｉ系合金膜５は４００℃
以上の熱処理を行っていくうちに、拡散層２の８１が前
記Ａｌ−８ｉ系合金膜５の中に入り込み、そして逆に拡
散層２の中にＡｌ−８ｉ系合金膜５のＡＩが入り込むこ
とによって拡散層２を突き破るスパイク現象６が生じ、
リーク電流を発生させたり、Ａｌ−Ｓｉ系合金ＢｆＡ５
中の過剰のＳｉが開孔部４の拡散層２の上部にエビクキ
シャル成長７を生じ、コンタクト抵抗を上げる問題があ
る。

また、Ａｊ’−３ｉ系合金膜５はエレクトロマイグレー
ンヨン、ストレスマイグレーションによって断線を生じ
やすい問題点がある。かかる問題に対処するために、上
記拡散層２とＡｊ−３ｉ系合金膜５の間にバリアメタル
を挟む技術も考えられてしするが、Ａｔ’の融点（６６
０℃）以上の温度では処理できない。

従来、３次元半導体素子の高温度での熱処理にも耐え、
耐マイグレーション性も高く、低抵抗な高融点金属やそ
のシリサイドを配線に使用することが考えられている。

第４図はこのような３次元半導体素子の一例の構造を示
す断面図である。

この第４図において、第３図と同様にＳｉ基板１１に拡
散層１２を形成した後、中間絶縁膜１３（たとえばＰＳ
Ｇ、ＢＰＳＧ）を形成し、ホトリソ・エツチングによっ
て開孔部１４を選択的に形成する。

その後、ＩＲ目の配線として高融点金属のシリサイド膜
１５　（たとえばＴ　ｉ　Ｓ　ｉ２．ＷＳ　ｉ２）を形
成し、パターニングする。

次いで、層間絶縁膜１６　（たとえばＰＳＧ）を形成し
た後、２層目の能動Ｓｉ層１７をＳＯＩ法（Ｓｉｌｉｃ
ｏｎ　ｏｎ　　Ｉｎ５ｕｌ１）（ａ）ｏｒ）により形成
し、拡散層１８を形成後、２層目の層間絶１］膜１９を
形成させる。

次に、ホトリソ・エツチングを行い、層間絶縁膜１６　
、能ｒＩＢｓｉ　７１１　？　、ＮＩｒ１ｌＪ絶縁Ｍ’
Ａ　１９　ニ開孔部２０を形成するとともに、層間絶縁
膜１９に開孔部２１を形成する。次に、２層目の配線と
なろ高融点金属のシリサイド膜２２を形成し、パターニ
ングする。

これにより、高融点金属のシリサイドを配線に用いた３
次元半導体素子（ＩＣ）が完成する。

（発明が解決しようとする課題） しかしながら、かかる配線構造では、微細化に伴って配
線形成時の上記スルホール（開孔部）径が小さくなり、
即ちアスペクト比（スルホール深さ／スルホール径）は
大きくなる。その結果高融点金属やシリサイドによる配
線層の形成時、一般に行われるスパッタ法では、オーバ
ハングを生じそれらのステップカバレージが低下する。

又上記スルホール内に空洞を生じ、平坦度が低下するば
かりでなく極端な場合断線に至るなどの問題があった。

この発明は、前記従来技術の微細スルホールにおけるス
テップカバレージ不良及び断線に至るなどの問題点につ
いて解決した半導体素子の製造方法を提供するものであ
る。

（課題を解決するための手段） 乙の発明の第１の発明は、半導体素子の製造方法におい
て、半導体基板上にメッキを施して触媒作用を呈する高
融点金属からなる第１の配線層を形成する工程と、この
第１の配線層上に層間絶縁膜を形成した後、第１の配線
層が露出するまで選択的にエツチングして開孔部を形成
する工程と、この開孔部により露出した第１の配線層を
触媒としてこの開孔部を埋め込むように無電解メッキ法
で金属層を形成する工程と、この金属層と同一面の上記
層間絶縁膜上にこの金属層を介して第１の配線層と電気
的に接続する第２の配線層を形成する工程とを導入した
ものである。

そして第２の発明は半導体素子の製造方法において、半
導体基板上に高融点金属からなる第１の配線層を形成ず
ろ工程と、この第１の配線層上に層間絶縁膜を形成する
工程と、前記層間絶縁膜を第１の配線層が露出するまで
選択的にエツチングして開孔部を形成する工程と、上記
層間絶縁膜上と露出した第１の配線層上にメッキをする
ことに対して触媒作用を呈する高融点金属からなる金属
膜を被着させ石工程と、熱処理を行って開孔部内の第１
の配線層に接する金属膜のみを合金化する工程と、層間
絶縁膜上の上記金属層を除去する工程と、上記開孔部内
の合金化した金属膜を触媒として開孔部内を埋め込むよ
うに無電解メッキ法により金属層を形成する工程と、こ
の金属層と層間絶縁膜上にこの金属層を介して第１の配
線層と電気的に接続される第２の配線層を形成する工程
とからなるものである。

（作　　用） 上記第１の発明においては、第１の配線層としてメッキ
に対して触媒作用を有する高融点金属を用い、この第１
配線層上の層間絶縁膜の選択的エツチングにより開孔部
を形成するのである。そして乙の開孔部底部に触媒作用
を呈する配線層を露出させ、次に無電解メッキ法で該開
孔部内に金属層を析出形成させ開孔部がこの析出された
金属層で埋め込まれろ。その結果、該第１の配線層と層
間絶縁膜が面一になり、その上に第２の配線層が形成さ
れ第１の配線層と電気的に接続されるので、上記段差部
が発生せずその部分での断線を生ずる恐れが激減される
。

次に第２の発明においては、上記第１の配線、１上の層
間絶縁膜が選択的にエツチングされて開孔部が形成され
、該開孔部内の上記第１の配線層に接する触媒作用を有
する金属膜を触媒として無電解メッキを行うものである
。したがってこのメッキにより開孔部を埋め込むように
金属が析出され平坦化される。そして第２の配線層が上
記開孔部を埋め込んだ金属層を介して第１の配線層と電
気的に接続され、多層配線構造が形成されることになり
同様に前記問題点を除去できる。

（実　施　例） 以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（ａｌないし第１図（
ｄｌは第１の発明の実施例の工程断面図である。

まず、第１図（ａｌに示すように、半導体素子基板３１
上に絶縁膜３２　（たとえば５１０２やＰＳＧ狡）を６
０００人形成し、この絶縁膜３２上に第］の配線層とし
て、ＣＯ膜３３を６０００人スパッタ法にて形成し、ホ
トリソ・エツチングを行いパターニングする。

次に、第１図（ｂ）に示すように、層間絶縁膜となろＰ
ＳＧ膜３４をＣＶＤ法により６０００人形成する。その
後、ホトリソ・エツチング（ＲＩ　Ｅ）を行う。ＲＩＥ
はＣ２Ｃ２Ｆ６５０ｓｅ、ＣＨＣＨＦ３１０５ｅ。

圧力８０ｐａ、ＲＦパワー２１ｃｗて行う。これにより
、選択的に開孔部（以下スルホールという）３５が形成
されその底部に上記第１の配線層ＣＯ膜３３が露出され
る。

次に、Ａｒスパッタ処理により上記スルホール３５の底
面のＣＯ膜３３表面をクリーニングした後、例えばヒド
ラジンを還元剤とするＣＯメッキ液に浸漬し、スルホー
ル３５の断差がなくなるまでＣｏ１１ｆｉ３６を選択的
にスルホール３５内に成長させる（第１図（Ｃ））。

次に、第１図Ｆｄｌに示すように、第２の配線層３７（
たとえばＴｉ５ｉｘ）を６０００人スパッタ法で形成し
、パターニングする。以上で２層溝造の多層配線が完成
する。

上述工程を繰り返すことにより、３層以上の多層配線を
形成することが可能である。

この実施例において上記第１の配線層３３は、ＣＯに代
えてＮｉ、Ｐｔ１Ｆｅ、Ｒｕ５Ｒｈ、Ｐｄ。

Ｃｕ、　　Ｉｒ、　Ａｇ、　Ａｕのうちいずれかを用い
ることもできる。

さらに、この第１の配線層３３はＣｏ、Ｎｉ、Ｐｔ。

Ｆｅ、Ｒｕ、Ｒｈ、Ｐｄ、Ｃｕ１１ｒ、Ａｇ、Ａｕを含
む合金であってもよい。

次に第２図（ａ）ないし第２図（ｆ）は第２の発明の実
施例の工程断面図である。

まず、第２図（ａｌに示すように半導体素子基板４１上
に絶縁膜４２（たとえば前記と同様に５ｉｎ２やＰＳＧ
膜）を６０００人形成し、この絶縁膜４２上に第１の配
線層としてＴｉＳｉｘ膜４３を６０００人スパッタ法に
て形成し、ホトリソ・エツチングを行いパターニングす
る。

次に、第２図（ｂ）に示すように、層間絶縁膜となるＰ
ＳＧ膜４４　をＣＶＤ法ニヨリ６０００人形成する。そ
の後、ホトリソ・エツチングを同様に０２Ｆ６５０ｓｅ
ｃｍ、　ＣＨＣＨＦ３１０５ｅ、圧力８０ｐａ、ＲＦパ
ワー２Ｋｗで行う。これにより選択的にスルホール４５
が形成される。

次に後記無電解メッキ反応を選択的に行わせるための活
性化処理を行う。具体的には、第２図（Ｃ１に示すよう
に上述のスルホール４５の形成後、触媒性をもつ例えば
Ｃｏ膜４６をスパッタ法にて１０００人形成する。次に
７００℃の熱処理を行う。この熱処理によってスルホー
ル４５の底面では上記ＴｉＳｉｘ中の過剰なＳｉとＣｏ
とが反応して合金化（ＣｏＳｉｘ）される。その後酸（
たとえば３　ＨＣｊ’：　Ｈ２Ｏ２）処理によってＣｏ
だけを取り除くことにより、第２図（ｄ）に示すように
スルホール４５の底面部だけＣｏＳｉｘ　４７が残るこ
とになる。

次に、全面をＡｒスパッタ処理してスルホール４５の底
面のＣｏＳｉｘ　４７表面をクリーニングしｌこ後、例
えば七ドラジンを還元剤とするＣＯメッキ液に浸漬し、
スルホール４５の段差がなくなるまでＣｏ１１％４８を
選択的にスルホール４５内に形成させる（第２図（ｅ）
）。

そして第２図（ｆ）に示すように、第２の配線層４９（
たとえばＴｉＳｉｘ　）を６０００人スパッタ法で形成
し、パターニングする。以上で２層構造の多層配線が完
成する。

上述の工程を繰り返すことにより、第１実施例と同様に
３層以上の多層配線を形成することが可能である。

この第２の実施例において、上記触媒性をもつＣＯによ
る金属膜に代え、上記と同様にＮｉ、　Ｐｔ。

Ｆｅ、　Ｒｕ、　Ｒｈ、　Ｐｄ１Ｃｕ、　Ｉ　ｒ、　Ａ
ｇ、　Ａｕのうちのいずれか、またはそれらを含む合金
を用いても良い。

さらに第１の配線層４３として配線層自身に触媒性を有
する高融点金属及びそのシリサイド合金を用い、上記と
同様に処理し簡略化もなし得る。

（発明の効果） 以上詳細に説明したように、この発明によれば、高融点
金属を用いた多層配線構造でのスルホール底面部に、無
電力７メッキに対して融媒活性化された金属層を第１配
線層として選択的に露出させる等の手段により形成させ
、無電Ｍメッキにより高融点金属をスルホール内に選択
的に埋め込むように形成させ平坦化させたので、段切れ
がなく、平坦な構造を有する高融点多層配線を得ること
ができる。

従って断線の恐れが解消される等上記問題が解消され、
簡単なプロセスで著しく信頼性の高い高融点多層配線を
有する半導体集積回路装置が得られろ。

【図面の簡単な説明】

第１図（、）ないし第１図（ｄ）及び第２図ｆ１）（ａ
）ないし第２図（ｆ）はそれぞれこの発明の半導体素子
の製造方法の第１及び第２実施例の工程断面図、第３図
は従来の半導体素子の製造方法の工程を説明するための
断面図、第手図は従来の３次元半導体素子の断面図であ
る。 ３１．４１・・・半導体素子基板、３２，４２・・・絶
縁膜、３３，４３・・・第１の配線層、３４，４４　　
・ＰＳＧ膜、３５，４５・・・スルホール、３６，４６
・・・金属Ｃｏ膜、４７−　ＣｏＳｉｘ　、　４８−　
Ｃｏ膜、３７゜４９　第２の配線層。 第２図 第３図 メｆ六竺ミ虐こｔ＝３り３ニラシシ争１叱し棒−ドミｔ
シＩ〕コニ４ト１到１ま９ｙ（巨シａ第４図

Claims (2)

【特許請求の範囲】
1. （１）（ａ）半導体素子基板上にメッキをすることに対
   して触媒作用を呈する高融点金属からなる第１の配線層
   を形成する工程と、 （ｂ）前記第１の配線層上に層間絶縁膜を形成する工程
   と、 （ｃ）前記層間絶縁膜を前記第１の配線層が露出するま
   で選択的にエッチングして開孔部を形成する工程と、 （ｄ）前記第１の配線層を触媒として前記開孔部を埋め
   こむように無電解メッキ法で金属層を形成する工程と、 （ｅ）前記開孔部に埋め込まれた金属と同一面の前記層
   間絶縁膜上に前記開孔部に埋め込まれた前記金属を介し
   て前記第１の配線層と電気的に接続される第２の配線層
   を形成する工程と、 を具備する半導体素子の製造方法。
2. （２）（ａ）半導体素子基板上に高融点金属からなる第
   １の配線層を形成する工程と、 （ｂ）前記第１の配線層上に層間絶縁膜を形成する工程
   と、 （ｃ）前記層間絶縁膜を前記第１の配線層が露出するま
   で選択的にエッチングして開孔部を形成する工程と、 （ｄ）前記層間絶縁膜表面および露出した前記第１の配
   線層上にメッキをすることに対し触媒作用を奏する高融
   点金属からなる金属膜を被着させる工程と、 （ｅ）熱処理を行って前記開孔部内の前記第１の配線層
   に接する前記金属膜のみを合金化する工程と、（ｆ）前
   記層間絶縁膜上の金属膜を除去する工程と、（ｇ）前記
   開孔部内の合金化した前記金属膜を触媒として前記開孔
   部を埋め込むように無電解メッキ法で金属層を形成する
   工程と、 （ｈ）前記開孔部内に埋め込まれ前記層間絶縁膜と同一
   面となった前記金属層と前記層間絶縁膜上に前記金属層
   を介して前記第１の配線層と電気的に接続される第２の
   配線層を形成する工程と、よりなる半導体素子の製造方
   法。