JPH01201765A - 論理シミュレータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、階層設計された論理回路の動作をシミュレー
トするための論理シミュレータ装置に関するものである
。

従来の技術 従来の論理シミュレータ装置としては、以下の例が考え
られる。第５ム図は、論理シミュレーションを行う所望
の論理回路であり、三つのＨＡＮＤ回路及び二つのイン
バータから構成されている。

第６Ｂ図は第６ム図で示した論理回路を階層設計する場
合の上位の回路図であり、第６Ｂ図においてＨＡＮＤ回
路及びインバータはマクロに置き換えられている。第６
Ｃ図は、第６五図で示した論理回路を階層設計する場合
の下位の回路図であり、ＨＡＮＤ回路及びインバータで
構成されている。

第７図は第６ム図で示される論理回路の接続状態を示す
図であり、簡単のためにネット名、ネットタイプＩ）Ｔ
（入力）、ＨＡＮＤ（ＷＡＮＤ回路）及びＩＮＶ（イン
バータ回路）および矢印で接続状態を示している。設計
者は通常、煩雑を避けるため階層を用いて所望の論理回
路を入力する。従来の論理シミュレータ装置は、シミュ
レーションを開始する前に階層のある論理回路を第７図
で示される通り１階層の接続情報に変換する。その後、
設計者の入力パターンをイベントとして、第７図で示さ
れる接続状態を参照しながらシミュレーションを行う。

発明が解決しようとする課題 このような従来の論理シミュレーション装置では、階層
設計された論理回路のンを行う際、階層を含む接続情報
を一階層の接続情報に変換する必要があり、この変換時
間のために、設計者は論理回路を入力した後シミュレー
ションをすぐに実行できない。更に一階層の接続情報で
シミュレーションのデータを持つと多大な記憶容量必要
となるという問題点を有していた。

本発明は、かかる点に鑑みてなさ几たもので、簡単な構
成で、論理シミュレーション装置全提供することを目的
としている。

課題を解決するための手段 本発明は上記目的を達成するため、論理回路の階層関係
を保持したまま前記論理回路の接続状態を記憶する回路
接続情報記憶装置と、論理シミュレーションの実行にと
もない発生するイベントを前記階層関係における階層レ
ベルを保持したまま記憶するイベント記憶装置と、前記
イベント記憶装置に記憶されているイベントを前記回路
接続情報記憶装置に記憶されている回路接続関係に従っ
てイベントを伝搬させて論理シミュレーションを行うシ
ミュレーション制御装置と、所望の入力パターンを入力
して前記シミュレーション制御装置に伝えるイベント入
力装置と、論理シミュレーションの結果を出力させるイ
ベント出力装置とからなるよう構成したものである。

作用 本発明は上記した構成により、論理シミュレーション用
の接続情報を階層を保持したまま持つことにより、論理
回路を入力した後シミュレーションをすぐに実行するこ
とができ、記憶容量を大幅に節約することができる。

実施例 第１図は本発明の第１の実施例における論理シミュレー
ション装置のシステム構成図を示すものであり、第１図
において、１４は論理回路の接続情報を階層を保持した
ままシミュレーションに適した形で記憶されている回路
接続情報記憶装置であり、１２はシミュレーションを制
御するシミュレーション制御装置であり、１６はシミュ
レーション時に発生するイベントを一時記憶するイベン
ト記憶装置であり、１１は設計者が入力する入力パター
ンをシミュレーション制御装置１２に伝えるイベント入
力装置であり、１３はシミュレーションの結果を出力す
るイベント出力装置である。

第２Ａ図は回路接続情報記憶装置１４の内部構成を示す
図であり、第２Ａ図において、２１はマクロの接続情報
を記憶したマクロ接続情報テーブルであり、階層を含む
論理回路の場合、回路接続情報記憶装置１４は複数のマ
クロ接続情報テーブル２１から構成される。第２Ｂ図は
マクロ接続情報テーブル２１の内部構成図を示すもので
あり、第２Ｂ図において２２はマクロの属性を示すマク
ロヘッダーであり、２３は前記マクロの中に一つのネッ
トの接続情報を示すネット接続情報テーブルである。

第２Ｃ図はマクロヘッダー２２の内部構成図を示すもの
であり、第２Ｃ図において２４は前記マクロのマクロ名
であり、２６は前記マクロの入力ビン数であり、２ｅは
前記マクロの入力ピンに相当する一つ上の階層のマクロ
接続情報テーブル２１の中のネット接続情報テーブル２
３へのポインタを示す入力ピンへのポインタである。

第２Ｄ図はマクロ接続情報テーブルの接続関係の具体例
を示す論理図であり、第２Ｄ図において上位のマクロ１
ｅｖｅ１１の下位のマクロとして１ｅマｅ１２が記述し
である。

第２Σ図はマクロ接続情報テーブルの接続関係の具体例
を示す図であり、第２Ｅ図において、マクロ名１ｅＶｅ
１２のマクロ接続情報テーブルは入力ピン数は２であり
、入力ピンへのポインタはバッファを経てマクロ名１ｅ
ｖｅ１１のマクロ接続情報テーブルのネット＆１及びａ
２のネット接続情報テーブルを示している。

第２Ｆ図はネット接続テーブル２３の内部構成図であり
、第２Ｆ図において３ｏは各ネットのそれぞれのタイプ
を示すネットタイプであり、３１は前記ネットの現在の
論理信号値を示す信号値であり、３６は前記ネットのフ
ァンインネットの数を示すファンイン数であり、３７は
前記ネットのファンアウトネットの数を示すファンアウ
ト数であり、３８は前記ネットのファンインネットのネ
ット接続テーブル２３へのポインタを示すファンインネ
ットへポインタであり、３９は前記ネットのファンアウ
トネットのネット接続テーブル２３へのポインタを示す
ファンアウトポインタであり、４ｏはネットの名前を示
すネット名である。

第２Ｇ図はネット接続情報テーブルの接続関係の具体例
を示す論理図であり、二つのインバータ回路及びＨＡＮ
Ｄ回路から構成されている。第２Ｈ図はネット接続情報
テーブルの接続関係の具体例を示す図であり、第２Ｈ図
において、ネット名がｎｌであるネット接続情報テーブ
ルは、ネットタイプがＮＡＲＤ（ＮＡＲＤ回路）であり
、信号値がＸであり、ファンイン数が２であり、ファン
アウト数が２であり、ファンアウトポインタはバッファ
を経てネットｎ２及びｎ３のネット接続情報テーブルを
示している。ネット名がｎ２であるネット接続情報テー
ブルは、ネットタイプがＩＮＶ（インバータ回路）であ
り、信号値がＸであり、ファンイン数が１であり、ファ
ンアウト数が１であり、ファンインポインタは直接ｎ１
のネット接続情報テーブルを示している。ネット名がｎ
３であるネット接続情報テーブルは、ネットタイプがＩ
ＮＶ（インバータ回路）であり、信号値がＸであり、フ
ァンイン数が１であり、ファンアウト数が１であり、フ
ァンインポインタは直接ｎ１のネット接続情報テーブル
を示している。

第３Ａ図はイベント記憶装置１５の内部構成図であり、
第３ム図において、４１はシミュレーション時に発生す
るイベントをマクロ毎に記憶するマクロイベントテーブ
ルである。

第３Ｂ図はマクロイベントテーブル４１の内部構成図で
あり、第３Ｂ図において、４２は時刻毎のイベントを記
憶するタイムホイールであり、４３は各時刻におけるイ
ベントを記憶するイベントテーブルである。

第３Ｃ図はイベントテーブル４３の内部構成図であり、
第３Ｃ図において、４４はシミュレータ“ヨン時に発生
した論理信号値を示すスケジュール値であり、４６はス
ケジュールすべきネット接続情報テーブルへのポインタ
を示すネットポインタであり、４７はスケジュールすべ
きマクロ接続情報テーブルへのポインタを示すマクロポ
インタであり、４８は同じ時刻に発生した他のイベント
が記憶されているイベントテーブル４３を示す下イベン
トポインタである。

第４図はシミュレーションのアルゴリズムを示すＰＡＤ
図であり、具体例を用いてシミュレーションの流れを説
明する。

第６ム図は本具体例における論理シミュレーションの回
路図であり、三つのＮＡＮＤ回路及び二つのインバータ
から構成されている。第６Ｂ図は第５Ａ図で示した論理
回路を階層設計する場合の上位の回路図であり、第６Ｂ
図においてＨＡＮＤ回路及びインバータはマクロに置き
換えられている。第６Ｃ図は、第６ム図で示した論理回
路を階層設計する場合の下位の回路図であり、ＨＡＮＤ
回路及びインバータで構成されている。第６Ｄ図は本具
体例における入力パターン及び出力値を示す図であり、
第６Ｄ図において人カネッ）１１　。

ＩＬ２．！Ｌ３及びｌＬ４の信号値が全て論理信号不定
Ｘの場合、出力ネットｄの信号値が論理信号不定Ｘとな
り、入力ネットｌＬ１．ＩＬ２．！Ｌ３及び２Ｌ４の信
号値が全て論理信号値１の場合、出力ネットｄの信号値
が論理信号値０となる。

第６ム図はシミュレーションの始まる前のマクロイベン
トテーブルを示す図であり、第６Ａ図において、シミュ
レーションの始まる前はイベントは存在しないことから
、第６Ｂ図の論理回路に対応する上位の階層及び第６Ｃ
図の論理回路に対応する下位の階層のマクロイベントテ
ーブルは共にイベントテーブルは存在しない。

第６Ｂ図はシミュレーションの始まる前のネット接続情
報テーブル接続関係を示す図である。第６Ｂ図において
、ネット接続情報テーブルは簡単のためにネット名、信
号値及びファンアウトポインタのみを記述してあり、シ
ミュレーションの始まる前の各ネット１１．ＩＬ２，２
Ｌ３．ａ４．ＣＩ　。

Ｃ２及びｄの信号値は全て論理信号値不定Ｘとなってい
る。

時刻０で、第５Ｄ図で示される通り人力ネット１１、＆
２．＆３及びａ４の信号値が全て論理信号値１である入
力パターンに対するシミュレーションの流れを説明する
。説明を簡単にするため全てのネットの遅延は１とする
。イベント入力装置１１は入カネット＆１．ｌＬ２．八
３及びａ４の信号値が全て論理信号値１であるイベント
をシミュレーション制御装置１２Ｋｉす。シミュレーシ
ョン制御装置１２は第６Ｃ図で示される通り上位の階層
のタイムホイールの０の時刻にネッ）ａｌ　。

１２　、！Ｌ３及びａ４の信号値がそれぞれ論理信号値
１であるイベントテーブルを記憶させる。

次に第６Ｃ図で示される四つのイベントテーブルをそれ
ぞれフェッチし、ネッ）ＩＬｌ、ｌＬ２゜ａ３及びａ４
のネット接続情報テーブルの中の信号値を第６Ｄ図で示
される通りそれぞれ論理信号値１にアップデートし、フ
ァンアウトであるマクロ１及びマクロ２を第６Ｅ図で示
される通り評価スタックへ積む。次に評価スタックの中
にあるネットを評価する必要があるが、マクロであるこ
とから、そのまま第６Ｆ図で示される通りマクロスタッ
クへ入れる。

次にマクロ１のスケジュールを行うために下の階層のタ
イムホイールへ移動する。前記マクロ１の入力ネットム
１およびム２は上の階層のネット！Ｌ１及びａ２に対応
する即ち第６Ｄ図のネット＆１及びａ２の信号値が共に
論理信号値１であることから、第６Ｇ図で示される通り
、下の階層のタイムホイールの時刻０の位置にネットム
１の論理信号値１及びム２の論理信号値１のイベントテ
ーブルをそれぞれスケジュールする。

次に第６Ｇ図で示されるネットム１の論理信号値１及び
ム２の論理信号値１のイベントテーブルをフェッチし、
第６Ｈ図で示される通りネットム１及びム２の信号値を
論理信号値１にアップデートを行い、同時に第６エ図で
示される通りファンアウト先のネットＢを評価スタック
に積む。

次に第６エ図で示される評価スタックに記憶されている
ネットＢを評価する。ネットＢはＨＡＮＤ回路であり、
第６Ｈ図で示される通り入カム１及びム２の論理信号値
は共に１であることから、出力値即ちネッ）Ｂの論理信
号値は０となる。遅延は１であるから、第６Ｊ図で示さ
れる通り下位のタイムホイールの時刻１の位置にネット
Ｂが論理信号値０であるというイベントテーブルを置く
。

次に下位のタイムホイールのシステム時刻を一つ進めて
１とする。ネッ）Ｂが論理信号値０であるというイベン
トをフェッチし、第６に図で示される通りネッ）Ｂのネ
ット接続テーブルの信号値を０にアップデートし、ファ
ンアウト先のネットＣを第６Ｌ図で示される通り評価ス
タックに記憶させる。

次に第６Ｌ図で示される評価スタックに記憶されている
ネットＣを評価する。ネットＣはインバータ回路であり
、第６に図で示される通り人力Ｂの論理信号値は０であ
ることから、出力値即ちＣの論理信号値は１となる。遅
延は１であるから、第６Ｍ図で示される通り下位のタイ
ムホイールの時刻２の位置にネッ）Ｃが論理信号値１で
あるというイベントテーブルを置く。

次に下位のタイムホイールのシステム時刻を一つ進めて
２とする。ネットＣが論理信号値１であるというイベン
トをフェッチし、第６Ｎ図で示される通りネッ）Ｃのネ
ット接続テーブルの信号値を１にアップデートし、ファ
ンアウト先のネットは上の階層の０１であることから、
第６０図で示される通り上の階層のタイムホイールの時
刻の２の位置にネットＣ１が論理信号値１であるという
イベントテーブルを置く。

マクロスタックには、第６Ｐ図で示される通りマクロ２
が残っていることより、マクロ２の評価を開始する。マ
クロ２はマクロ１の回路と同一であり、イベントも同一
であることより、マクロ１の同じ方法によってシミュレ
ーションを行うことができる。マクロ２のシミュレーシ
ョンの際のマクロイベントの変化を示す第６Ｑ図、第６
Ｒ図。

第６Ｓ図及び第６Ｔ図はそれぞれ第６Ｇ図、第６５図、
第６Ｍ図及び第６０図に相当する。

第６Ｑ図はマクロ２０入カネツトム１及びム２がスケジ
ュールされたマクロイベント図であり、第６Ｒ図はマク
ロ２のネットＢがスケジュールされたマクロイベント図
であり、第６Ｓ図はマクロ２のネットＣがスケジュール
されたマクロイベント図であり、第６Ｔ図はマクロ２の
出力光であるネットＣ２がスケジュールされたマクロイ
ベント図である。

評価スタック、マクロスタック及び下位の階層のタイム
ホイールいずれにもイベントがなくなったことより、上
の階層のタイムホイールへ処理を移す。第６Ｔ図で示さ
れる時刻２のネットＣ１及びＣ２のイベントテーブルを
フェッチし、第６Ｕ図で示される通りネッ）０１及びＣ
２の信号値をそれぞれ論理信号値１にアップデートし、
出力光であるネットｄを第６ｖ図で示される通り評価ス
タックへ置く。

次に第６ｖ図で示される評価スタックにあるネッ）（１
の評価を行う。ネッ）ｄはＨＡＮＤ回路であり、第６Ｕ
図で示される通り人力Ｃ１及びＣ２の論理信号値は１で
あることからネットｄの論理信号値は０となる。又遅延
は１であることから第６Ｗ図で示される通り時刻３の上
の階層のタイムホイールへネットｄの論理信号値０をス
ケジュールする。

最後に第６Ｗ図で示されるネッ）ｄの論理信号値０のイ
ベントテーブルをフェッチし、第６ｘ図で示される通り
ネットｄのネット接続情報テーブルの信号値を０にかえ
る。この一連の処理により、評価スタック、マクロスタ
ーク及びタイムホイールいずれにもイベントがなくなっ
たことからシミュレーションを終了する。

シミュレーションの結果は第１図の１３で示されるイベ
ント出力装置によって出力させることができる。

発明の効果 以上述べてきたように、本発明によれば、きわめて簡単
な構成で階層設計された論理回路シミュレーションを行
う際、論理回路を入力した後シミュレーションをすぐに
実行することができ、記憶容量を大幅に節約することが
でき、実用的にきわめて有用である。

【図面の簡単な説明】

第１図は本発明の実施例における論理シミュレーション
装置のシステム構成図、第２ム図は回路接続情報記憶装
置１４の内部構成を示す説明図、第２Ｂ図はマクロ接続
情報テーブル２１の内部構成図を示す説明図、第２Ｃ図
はマクロヘッダー２２の内部構成図を示す説明図、第２
Ｄ図はマクロ接続情報テーブルの接続関係の具体例を示
す論理図、第２ＩＣ因はマクロ接続情報テーブルの接続
関係の具体例を示す説明図、第２Ｆ図はネット接続テー
ブル２３の内部構成図、第２Ｇ図はネット接続情報テー
ブルの接続関係の具体例を示す論理図、第２Ｈ図はネッ
ト接続情報テーブルの接続関係の具体例を示す説明図、
第３五図はイベント記憶装置１６の内部構成図、第３Ｂ
図はマクロイベントテーブル４１の内部構成図、第３Ｃ
図はイベントテーブル４３の内部構成図、第４図はシミ
ュレーションのアルゴリズムを示すＰＡＤ図、第６ム図
は本具体例における論理シミュレーションの回路図、第
６Ｂ図は第６Ａ図で示した論理回路を階層設計する場合
の上位の回路図、第６Ｃ図は第６五図で示した論理回路
を階層設計する場合の下位の回路図、第６Ｄ図は本具体
例における入力パターン及び出力値を示す説明図、第６
Ａ図はシミュレーションの始まる前のマクロイベントテ
ーブルを示す説明図、第６Ｂ図はシミュレーションの始
まる前のネット接続情報テーブル接続関係を示す説明図
、第６Ｃ図は＆１　、ａ２．ａ３及び１４の信号値が全
て論理信号値１であるイベントを示す説明図、第６Ｄ図
はネッ）１１　、　＆２゜＆３及びＩＬ４が論理信号値
１にアップデートされたことを示す説明図、第６Ｅ図は
マクロ２及びマクロ１がマクロスタックに記憶されたこ
とを示す説明図、第６Ｆ図はマクロ１及びマクロ２が評
価スタ、りに記憶されたことを示す説明図、第６Ｇ図は
マクロ１の入カネソトＡ１及び人２がスケジュールされ
たマクロイベント図、第６Ｈ図はネットＡ１及びＡ２が
論理信号値１にアップデートされたことを示す説明図、
第６エ図はネッ）Ｂが評価スタックに記憶されたことを
示す説明図、第６Ｊ図はネットＢがスケジュールされた
マクロイベント図、第６に図はネットＢが論理信号値０
にアンプデートされたことを示す説明図、第６Ｌ図はネ
ットＣが評価スタックに記憶されたことを示す説明図、
第６Ｍ図はネットＣがスケジュールされたマクロイベン
ト図、第６Ｎ図はネットＣが論理信号値１にアップデー
トされたことを示す説明図、第６０図はネッ１−ＣＩが
スケジュールされたマクロイベント図、第６Ｐ図はマク
ロ１がマクロスタックに記憶されていることを示す説明
図、第６Ｑ図はマクロ２の入カネッ）ＡＩ及びム２がス
ケジュールされたマクロイベント図、第６Ｒ図はマクロ
２のネットＢがスケジュールされたマクロイベント図、
第６Ｓ図はマクロ２のネットＣがスケジュールされたマ
クロイベント図、第６Ｔ図はマクロ２の出力光であるネ
ットＣ２がスケジュールされたマクロイベント図、第６
Ｕ図はネットＣ１及びＣ２がアップデートされたことを
示す説明図、第６ｖ図は評価スタックにネットｄが記憶
されたことを示す説明図、第６Ｗ図はネットｄがスケジ
ュールされたマクロイベント図、第６ｘ図はシミュレー
ション後のネット接続情報テーブル接続関係を示す説明
図、第７図は従来例におけるネット接続情報テーブル接
続関係を示す説明図である。 １１・・・・・・イベント入力装置、１２・・・・・・
シミュレーション制御装置、１３・・・・・・イベント
出力装置、１４・・・・・・回路接続情報記憶装置、１
６・・・・・・イベント記憶装置。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名菓　
１　区 第２Ａ図 第２Ｂ図 第２Ｄ図 第２Ｆ図 第２６図 第３Ｂ図 第３Ｃ図 第４図 第５Ａ図 第５Ｂ図 第５Ｃ図 第５Ｄ図 第６Ａ図 上位　　　　　　　　　　　　　　　　下位第６Ｂ図 ｉａｃ図 第６Ｄ図 第６ε図　　　　　第６７−図 上位　　　　　　　　　　　　　　　　下位第６８図 第６Ｌ図 第６Ｊ図 第６に図 第６Ｌ図 第６Ｍ図 上位　　　　　　　　　　　　　　　下位Ｍ６０因 第６Ｐ図 第６ａ図 上位　　　　　　　　　　　　　　　　下位Ｊ：位　　
　　　　　　　　　　　　　　下位第６Ｓ図 上位　　　　　　　　　　　　　　　　　下位上位　　
　　　　　　　　　　　　　下位第６Ｕ図 第６Ｖ図 第６ｗ図 と位　　　　　　　　　　　　　　　下位第６Ｘ図

Claims (1)

【特許請求の範囲】
1. 論理回路の階層関係を保持したまま前記論理回路の接続
   状態を記憶する回路接続情報記憶装置と、論理シミュレ
   ーションの実行にともない発生するイベントを前記階層
   関係における階層レベルを保持したまま記憶するイベン
   ト記憶装置と、前記イベント記憶装置に記憶されている
   イベントを前記回路接続情報記憶装置に記憶されている
   回路接続関係に従ってイベントを伝搬させて論理シミュ
   レーションを行うシミュレーション制御装置と、所望の
   入力パターンを入力して前記シミュレーション制御装置
   に伝えるイベント入力装置と、論理シミュレーションの
   結果を出力させるイベント出力装置とからなる論理シミ
   ュレータ装置。