JPH01202910A - クランプ回路装置 - Google Patents
クランプ回路装置Info
- Publication number
- JPH01202910A JPH01202910A JP63027965A JP2796588A JPH01202910A JP H01202910 A JPH01202910 A JP H01202910A JP 63027965 A JP63027965 A JP 63027965A JP 2796588 A JP2796588 A JP 2796588A JP H01202910 A JPH01202910 A JP H01202910A
- Authority
- JP
- Japan
- Prior art keywords
- node
- circuit device
- potential
- diode
- clamp circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、金属−酸化物−半導体電界効果型トランジス
タ（以下ＭＯ３ＦＥＴという。）の集積回路装置に内蔵
されるクランプ回路装置に関するものである。
タ（以下ＭＯ３ＦＥＴという。）の集積回路装置に内蔵
されるクランプ回路装置に関するものである。
従来の技術
近年、ＭＯＳＦＥＴの技術を用いてアナログ回路を半導
体集積回路装置内に実現させる傾向が強くなってきてい
るが、二部点間の電位差をクランプするクランプ回路装
置は一般にダイオードを外付として従来から用いられて
きた。
体集積回路装置内に実現させる傾向が強くなってきてい
るが、二部点間の電位差をクランプするクランプ回路装
置は一般にダイオードを外付として従来から用いられて
きた。
以下に、従来のクランプ回路装置について説明する。
第３図は従来の、ダイオードを用いたクランプ回路装置
の回路図を示したものである。１，２はダイオード、３
，４は電位差をクランプしようとする信号の２つの節点
、５，６はクランプされた信号の節点、７，８は抵抗で
ある。ダイオード１のアノードとダイオード２のカソー
ドは節点５に接続され、抵抗７を介して節点３に接続さ
れる。
の回路図を示したものである。１，２はダイオード、３
，４は電位差をクランプしようとする信号の２つの節点
、５，６はクランプされた信号の節点、７，８は抵抗で
ある。ダイオード１のアノードとダイオード２のカソー
ドは節点５に接続され、抵抗７を介して節点３に接続さ
れる。
また、ダイオード１のカソードとダイオード２のアノー
ドは節点６に接続され、抵抗８を介して節点４に接続さ
れる。
ドは節点６に接続され、抵抗８を介して節点４に接続さ
れる。
ダイオードは順方向に電圧が印加され、導通状態になる
と、カソードはアノードに対しある一定の値の電圧降下
を起こす。以下この電圧降下分をＶＦと記述する。ダイ
オードは順方向にｖＦ以上の電圧が印加されていなけれ
ば遮断状態にある。
と、カソードはアノードに対しある一定の値の電圧降下
を起こす。以下この電圧降下分をＶＦと記述する。ダイ
オードは順方向にｖＦ以上の電圧が印加されていなけれ
ば遮断状態にある。
今、節点３と節点４の電位差がＶＦより小さい時、ダイ
オード１，２は遮断状態であり、節点３，４間の電位差
は節点５．６間の電位差と等しくなる。次に節点３の電
位が節点４の電位より高く、ダイオード１が導通状態に
ある場合、ダイオードの特性により、節点６は節点５よ
りｖＦだけ低い電位にある。節点４の電位が節点３の電
位より高くダイオード２が導通状態であれば、節点５は
節点６よりＶＦだけ低い電位となる。したがって、節点
５．６間の電位差はＶＦ以下に制限され、クランプされ
た信号が出力される。第４図は、節点４を基準上して節
点３の電位を変化させた時の節点４から節点３へ流れる
電流特性図であり、この電流の方向を正にとったもので
ある。
オード１，２は遮断状態であり、節点３，４間の電位差
は節点５．６間の電位差と等しくなる。次に節点３の電
位が節点４の電位より高く、ダイオード１が導通状態に
ある場合、ダイオードの特性により、節点６は節点５よ
りｖＦだけ低い電位にある。節点４の電位が節点３の電
位より高くダイオード２が導通状態であれば、節点５は
節点６よりＶＦだけ低い電位となる。したがって、節点
５．６間の電位差はＶＦ以下に制限され、クランプされ
た信号が出力される。第４図は、節点４を基準上して節
点３の電位を変化させた時の節点４から節点３へ流れる
電流特性図であり、この電流の方向を正にとったもので
ある。
ここで、この構成がＭ ＯＳ Ｆ Ｅ Ｔ集積回路内に
内蔵可能かどうかの考察を行なう。
内蔵可能かどうかの考察を行なう。
第５図はＮチャネルＭＯ３ＦＥＴ集積回路装置の製造工
程でダイオード構造を形成した時の断面図を示している
。９はＰ型の基板であり、一定の電位に固定されている
。１０はＮ型の濃（浅い拡散領域であり、１１は素子分
離の厚い５ｉ０２膜である。以降の断面図では、層間絶
縁膜や配線層は省略する。この構成では拡散領域１０は
カソード、基板９はアノードとなり、アノード側が基板
９の電位に固定される。ＰチャネルＭＯ３ＦＥＴ集積回
路装置の製造工程では逆にダイオードのカソード側が基
板電位に固定される。
程でダイオード構造を形成した時の断面図を示している
。９はＰ型の基板であり、一定の電位に固定されている
。１０はＮ型の濃（浅い拡散領域であり、１１は素子分
離の厚い５ｉ０２膜である。以降の断面図では、層間絶
縁膜や配線層は省略する。この構成では拡散領域１０は
カソード、基板９はアノードとなり、アノード側が基板
９の電位に固定される。ＰチャネルＭＯ３ＦＥＴ集積回
路装置の製造工程では逆にダイオードのカソード側が基
板電位に固定される。
次に、相補型ＭＯ８（以下ＣＭＯＳという。）集積回路
装置の製造工程でダイオード構造を構成した場合の断面
図を第６図に示す。ただしＰ型つェル方式のＣＭＯ８製
造工程を用いた場合のものである。１２はＮ型の基板で
あり、１３はＰ型の深い拡散領域、すなわちウェル、１
４はウェル１３に電位を与えるＰ型の濃く浅い拡散領域
、１５はウェル１３上に形成されたＮ型の濃く浅い拡散
領域、１６は基板１２に正の電源電圧を印加するために
設けられたＮ型の濃（浅い拡散領域、１７は素子分離の
ための厚い５ｉ０２の膜、１８・は後述する寄生バイポ
ーラトランジスタである。この構成でウェル１３はアノ
ード、Ｎ型拡散領域１１はカソードとなるダイオード構
造が形成される。ところが、基板１２の存在によりＮ−
Ｐ−Ｎの接合構造ができ、実際には、ウェル１３がベー
ス、基板１２がコレクタ、Ｎ型拡散領域１６がエミッタ
となるＮ Ｐ Ｎ型バイポーラ型トランジスタ１８が形
成されることになる。実際の動作では上記構造のダイオ
ードが導通状態では、Ｐ半拡散領域１４からウェル１３
を通って電流が流れ込み、これがベース電流となってコ
レクタ電流、すなわち正の電源電位に接続された基板１
２からの電流を誘発し、クランプ動作は乱される。第７
図はＰ型つェル方式のＣＭＯ３で第３図に示す従来例を
構成した時の等価回路図を示す。１９．２０は寄生バイ
ポーラトランジスタ、２１は正の電源電位、２２゜２３
はクランプしようとする節点、２４．２５はクランプさ
れた信号出力の節点である。Ｎ型ウェル方式のＣＭＯ８
の製造工程を用いてもＰＮＰ型のバイポーラ型トランジ
スタが形成され、接地電位に接続された基板に電流が流
れ、正常なりランプ動作を得られない。
装置の製造工程でダイオード構造を構成した場合の断面
図を第６図に示す。ただしＰ型つェル方式のＣＭＯ８製
造工程を用いた場合のものである。１２はＮ型の基板で
あり、１３はＰ型の深い拡散領域、すなわちウェル、１
４はウェル１３に電位を与えるＰ型の濃く浅い拡散領域
、１５はウェル１３上に形成されたＮ型の濃く浅い拡散
領域、１６は基板１２に正の電源電圧を印加するために
設けられたＮ型の濃（浅い拡散領域、１７は素子分離の
ための厚い５ｉ０２の膜、１８・は後述する寄生バイポ
ーラトランジスタである。この構成でウェル１３はアノ
ード、Ｎ型拡散領域１１はカソードとなるダイオード構
造が形成される。ところが、基板１２の存在によりＮ−
Ｐ−Ｎの接合構造ができ、実際には、ウェル１３がベー
ス、基板１２がコレクタ、Ｎ型拡散領域１６がエミッタ
となるＮ Ｐ Ｎ型バイポーラ型トランジスタ１８が形
成されることになる。実際の動作では上記構造のダイオ
ードが導通状態では、Ｐ半拡散領域１４からウェル１３
を通って電流が流れ込み、これがベース電流となってコ
レクタ電流、すなわち正の電源電位に接続された基板１
２からの電流を誘発し、クランプ動作は乱される。第７
図はＰ型つェル方式のＣＭＯ３で第３図に示す従来例を
構成した時の等価回路図を示す。１９．２０は寄生バイ
ポーラトランジスタ、２１は正の電源電位、２２゜２３
はクランプしようとする節点、２４．２５はクランプさ
れた信号出力の節点である。Ｎ型ウェル方式のＣＭＯ８
の製造工程を用いてもＰＮＰ型のバイポーラ型トランジ
スタが形成され、接地電位に接続された基板に電流が流
れ、正常なりランプ動作を得られない。
発明が解決しようとする課題
以上述べたように、ＮチャネルＭＯ３ＦＥＴ！積回路の
製造工程ではダイオード構造はアノードが、Ｐチャネル
ＭＯ８ＦＥＴの製造工程ではカソードが基板に必ず接続
されてしまうため、第２図の従来例の構成が実現できな
い。ＣＭＯ８の製造工程では、第３図の従来例の構成は
可能だが、同時にバイポーラ型トランジスタが形成され
ることにより正常なりランプ動作が得られない。したが
って、ダイオードを用いたクランプ回路装置は、通常用
いられているＭＯ８ＦＥＴ集積回路装置の製造工程では
内蔵が不可能であり外付が必要であるという問題と内蔵
する場合は、高価で複雑な製造工程が必要であるという
問題を有していた。
製造工程ではダイオード構造はアノードが、Ｐチャネル
ＭＯ８ＦＥＴの製造工程ではカソードが基板に必ず接続
されてしまうため、第２図の従来例の構成が実現できな
い。ＣＭＯ８の製造工程では、第３図の従来例の構成は
可能だが、同時にバイポーラ型トランジスタが形成され
ることにより正常なりランプ動作が得られない。したが
って、ダイオードを用いたクランプ回路装置は、通常用
いられているＭＯ８ＦＥＴ集積回路装置の製造工程では
内蔵が不可能であり外付が必要であるという問題と内蔵
する場合は、高価で複雑な製造工程が必要であるという
問題を有していた。
本発明は上記従来の問題点を解決するもので、従来から
通常用いられている安価な製造技術を用いてＭ ＯＳ
ｒ” Ｅ Ｔ集積回路装置内に内蔵することのできるク
ランプ回路装置を提供することを目的とする。
通常用いられている安価な製造技術を用いてＭ ＯＳ
ｒ” Ｅ Ｔ集積回路装置内に内蔵することのできるク
ランプ回路装置を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明のクランプ回路装置は
、ＭＯＳＦＥＴのゲート電極と一方の拡散部とが短絡接
続され、他方の拡散部は、同様に構成された別のＭＯＳ
ＦＥＴのゲート電極と拡散部の短絡接続された節点に互
いに接続された構成を有している。
、ＭＯＳＦＥＴのゲート電極と一方の拡散部とが短絡接
続され、他方の拡散部は、同様に構成された別のＭＯＳ
ＦＥＴのゲート電極と拡散部の短絡接続された節点に互
いに接続された構成を有している。
作用
この構成により、ＭＯＳＦＥＴにクランプ機能を持たせ
、通常のＭＯ８ＦＥＴ集積回路装置の製造工程でクラン
プ回路装置を内蔵でき、外付部品を減らすことができる
。
、通常のＭＯ８ＦＥＴ集積回路装置の製造工程でクラン
プ回路装置を内蔵でき、外付部品を減らすことができる
。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は、本発明の一実施例におけるクランプ回路装置
の回路図を示すものである。第１図において、３１．３
２はＰチャネルＭＯ８ＦＥＴである。ＭＯ３ＦＥＴ３１
のゲート電極３１ａと一方の拡散部３１ｂは節点３８で
短絡接続され、他方の拡散部３１ｃは節点３９に接続さ
れている。
の回路図を示すものである。第１図において、３１．３
２はＰチャネルＭＯ８ＦＥＴである。ＭＯ３ＦＥＴ３１
のゲート電極３１ａと一方の拡散部３１ｂは節点３８で
短絡接続され、他方の拡散部３１ｃは節点３９に接続さ
れている。
ＭＯ３ＦＥＴ３２は、そのゲート電極３２ａと一方の拡
散部３２ｂは節点３４に接続されている。
散部３２ｂは節点３４に接続されている。
ＭＯ８ＦＥＴ３１．３２のバックゲー）３１ ｄ。
３２ｄは正の電源電圧３５にバイアスされている。また
、節点３３．３４は各々抵抗３６．３７を介し、節点３
８．３９に接続されている。
、節点３３．３４は各々抵抗３６．３７を介し、節点３
８．３９に接続されている。
以上のように構成された本実施例のクランプ回路装置に
ついて、以下その動作を説明する。まず節点３３の電位
が節点３４の電位より高く、かつその電位差がＭＯ８Ｆ
ＥＴ３２のしきい値電圧の絶対値Ｉ ＶＴ３２ ｌよリ
モ小サイ場合、ＭＯ８ＦＥＴ３２のゲート・ソース間電
圧はＶＴ３２に満たず、オフ状態となっている。一方Ｍ
Ｏ８ＦＥＴ３１のゲート・ソース間電圧はＯｖでありオ
フ状態である。節点３３の電位が上がり、電位差がｌ
ＶＴ３２１以上となるとＭＯ３ＦＥＴ３２はオン状態と
なり、これを通じ節点３３から節点３４へ電流が流れ、
クランプ動作を行なう。逆に、節点３４の電位が節点３
３の電位よりも高い場合、ＭＯ８ＦＥＴ３１のしきい値
電圧の絶対値ｌ ＶＴ３１１以上の電位差があれば、Ｍ
Ｏ８ＦＥＴ３１を通じ、節点３４から節点３３へ電流が
流れ、クランプ動作を行ない、電位差がｌ ＶＴ３１
ｌに満たない時は、両部点間には電流は流れない。第２
図にこの動作を電圧−電流特性曲線図として示す。横軸
は節点３４を基準とした節点３３の電位であり、縦軸は
節点３３から節点３４へ流れる電流を正にとっている。
ついて、以下その動作を説明する。まず節点３３の電位
が節点３４の電位より高く、かつその電位差がＭＯ８Ｆ
ＥＴ３２のしきい値電圧の絶対値Ｉ ＶＴ３２ ｌよリ
モ小サイ場合、ＭＯ８ＦＥＴ３２のゲート・ソース間電
圧はＶＴ３２に満たず、オフ状態となっている。一方Ｍ
Ｏ８ＦＥＴ３１のゲート・ソース間電圧はＯｖでありオ
フ状態である。節点３３の電位が上がり、電位差がｌ
ＶＴ３２１以上となるとＭＯ３ＦＥＴ３２はオン状態と
なり、これを通じ節点３３から節点３４へ電流が流れ、
クランプ動作を行なう。逆に、節点３４の電位が節点３
３の電位よりも高い場合、ＭＯ８ＦＥＴ３１のしきい値
電圧の絶対値ｌ ＶＴ３１１以上の電位差があれば、Ｍ
Ｏ８ＦＥＴ３１を通じ、節点３４から節点３３へ電流が
流れ、クランプ動作を行ない、電位差がｌ ＶＴ３１
ｌに満たない時は、両部点間には電流は流れない。第２
図にこの動作を電圧−電流特性曲線図として示す。横軸
は節点３４を基準とした節点３３の電位であり、縦軸は
節点３３から節点３４へ流れる電流を正にとっている。
ただし、基板バイアス効果によりｌ ＶＴ２２１はｌ
ＶＴ２２ ｌより大きくなる。
ＶＴ２２ ｌより大きくなる。
以上のように本実施例によれば、ＭＯＳＦＥＴを用い、
クランプ回路装置を構成することにより、従来から用い
られてきたＭＯ８ＦＥＴ集積回路装置の製造工程で内蔵
が可能であり、ダイオード等の外付部品を減らすことが
できる。またダイオード内蔵のために高価で複雑な工程
も不要であり、コストダウンにも太き（寄与できる。
クランプ回路装置を構成することにより、従来から用い
られてきたＭＯ８ＦＥＴ集積回路装置の製造工程で内蔵
が可能であり、ダイオード等の外付部品を減らすことが
できる。またダイオード内蔵のために高価で複雑な工程
も不要であり、コストダウンにも太き（寄与できる。
なお本実施例では、クランプ動作を行なわせるＭＯ３Ｆ
ＥＴＩ：Ｐチャネルのものを用いたが、ＭＯＳＦＥＴは
Ｎチャネルのものを用いてもよい。この場合キャリアは
移動度の大きな電子であり、より高速なりランプ動作が
可能である。またＣＭＯ３，ＰチャネルＭＯ３，あるい
はＮチャネルＭＯ８の集積回路装置の製造工程でも形成
でき、同様のクランプ動作が可能である。
ＥＴＩ：Ｐチャネルのものを用いたが、ＭＯＳＦＥＴは
Ｎチャネルのものを用いてもよい。この場合キャリアは
移動度の大きな電子であり、より高速なりランプ動作が
可能である。またＣＭＯ３，ＰチャネルＭＯ３，あるい
はＮチャネルＭＯ８の集積回路装置の製造工程でも形成
でき、同様のクランプ動作が可能である。
発明の効果
本発明は、従来のＭＯ３ＦＥＴ集積回路装置の製造技術
を用いて、ＭＯＳＦＥＴにより簡単な構成で、クランプ
回路装置をＭＯ３ＦＥＴ集積回路装置内に内蔵でき、こ
れによって外付部品および製造コストを削減できるもの
である。
を用いて、ＭＯＳＦＥＴにより簡単な構成で、クランプ
回路装置をＭＯ３ＦＥＴ集積回路装置内に内蔵でき、こ
れによって外付部品および製造コストを削減できるもの
である。
第１図は本発明の一実施例におけるクランプ回路装置の
回路図、第２図は第１図のクランプ回路装置の電圧−電
流特性図、第３図は従来のクランプ回路装置の回路図、
第４図は第３図の構成における電圧−電流特性曲線図、
第５図はダイオード構造をＮチャネルＭＯ３ＦＥＴ集積
回路装置の製造工程で形成した時の構成の断面図、第６
図はＰ型つェル方式のＣＭＯ８で、ダイオード構造を構
成した時の断面図、第７図はＰ型つェル方式の３１ 、
３２・−・−・ＰチャネルＭＯＳＦＥＴ、３１ａ・・
・・・・３１のゲート電極、３１ｂ、３１ｃ・・・・・
・３１の拡散部、３１ｄ・・・・・・３１のバックゲー
ト、３２ａ・・・・・・３２のゲート電極、３２ｂ、３
２ｃ・・・・・・３２の拡散部、３Ｑｄ・・・・・・３
２のバックゲート、３３゜３４・・・・・・節点（信号
入力）、３５・・・・・・正の電源電圧、３６．３７・
・・・・・抵抗、３８．３９・・・・・・節点くクラン
プ信号出力）。 代理人の氏名 弁理士 中尾敏男 ほか１名３１．３２
−Ｐ ＋ ｉキル前０５ Ｆ ＥＴ３５−正のｔ源電位 ３６．３７−・−低 杭 第 １ 図 ３８．’？？ −節点
、（クテンブイ！号出力）？？ 第２図 第３図 第４図 第５図
回路図、第２図は第１図のクランプ回路装置の電圧−電
流特性図、第３図は従来のクランプ回路装置の回路図、
第４図は第３図の構成における電圧−電流特性曲線図、
第５図はダイオード構造をＮチャネルＭＯ３ＦＥＴ集積
回路装置の製造工程で形成した時の構成の断面図、第６
図はＰ型つェル方式のＣＭＯ８で、ダイオード構造を構
成した時の断面図、第７図はＰ型つェル方式の３１ 、
３２・−・−・ＰチャネルＭＯＳＦＥＴ、３１ａ・・
・・・・３１のゲート電極、３１ｂ、３１ｃ・・・・・
・３１の拡散部、３１ｄ・・・・・・３１のバックゲー
ト、３２ａ・・・・・・３２のゲート電極、３２ｂ、３
２ｃ・・・・・・３２の拡散部、３Ｑｄ・・・・・・３
２のバックゲート、３３゜３４・・・・・・節点（信号
入力）、３５・・・・・・正の電源電圧、３６．３７・
・・・・・抵抗、３８．３９・・・・・・節点くクラン
プ信号出力）。 代理人の氏名 弁理士 中尾敏男 ほか１名３１．３２
−Ｐ ＋ ｉキル前０５ Ｆ ＥＴ３５−正のｔ源電位 ３６．３７−・−低 杭 第 １ 図 ３８．’？？ −節点
、（クテンブイ！号出力）？？ 第２図 第３図 第４図 第５図
Claims (1)
- 金属−酸化物−半導体電界効果型トランジスタのゲート
電極と一方の拡散部とが短絡接続され、他方の拡散部が
、同様に構成された別の金属−絶縁体−半導体電界効果
型トランジスタのゲート電極と拡散部の短絡接続された
節点に互いに接続された関係にあることを特徴とするク
ランプ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027965A JPH01202910A (ja) | 1988-02-09 | 1988-02-09 | クランプ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027965A JPH01202910A (ja) | 1988-02-09 | 1988-02-09 | クランプ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202910A true JPH01202910A (ja) | 1989-08-15 |
Family
ID=12235605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63027965A Pending JPH01202910A (ja) | 1988-02-09 | 1988-02-09 | クランプ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01202910A (ja) |
-
1988
- 1988-02-09 JP JP63027965A patent/JPH01202910A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3246807B2 (ja) | 半導体集積回路装置 | |
| US5004936A (en) | Non-loading output driver circuit | |
| EP1286143A2 (en) | Comparing and amplifying detector circuit | |
| JPH10340996A (ja) | 保護回路 | |
| JP2642465B2 (ja) | アナログ信号入力回路 | |
| US5128823A (en) | Power semiconductor apparatus | |
| HK23694A (en) | Bicmos driver circuit including submicron on-chip voltage source | |
| US6642120B2 (en) | Semiconductor circuit | |
| JPH01202910A (ja) | クランプ回路装置 | |
| JP2653408B2 (ja) | 高速スイツチング過程用半導体回路装置 | |
| JP2914408B2 (ja) | 高耐圧集積回路 | |
| JPS5931864B2 (ja) | 相補型絶縁ゲ−ト半導体回路 | |
| JPH0535624Y2 (ja) | ||
| JP3657193B2 (ja) | 温度検出回路 | |
| JP2971666B2 (ja) | 半導体回路 | |
| JP3199857B2 (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| JP3032061B2 (ja) | 半導体スイッチ | |
| JPS63316475A (ja) | 入力保護回路 | |
| JPH05267586A (ja) | 出力保護回路 | |
| JP2690201B2 (ja) | 半導体集積回路 | |
| JP2671304B2 (ja) | 論理回路 | |
| JPS6281053A (ja) | 半導体集積回路装置 | |
| JP2674274B2 (ja) | 基準電圧回路 | |
| JP2003008020A (ja) | 半導体装置 | |
| JPS6141247Y2 (ja) |