JPH0120362B2 - - Google Patents
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- JPH0120362B2 JPH0120362B2 JP55016643A JP1664380A JPH0120362B2 JP H0120362 B2 JPH0120362 B2 JP H0120362B2 JP 55016643 A JP55016643 A JP 55016643A JP 1664380 A JP1664380 A JP 1664380A JP H0120362 B2 JPH0120362 B2 JP H0120362B2
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- JP
- Japan
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- memory
- recording
- writing
- reading
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
- G06K15/16—Means for paper feeding or form feeding
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Handling Of Sheets (AREA)
- Recording Measured Values (AREA)
Description
【発明の詳細な説明】
この発明は記録装置に関し、特にその紙送り機
構に関するものである。
構に関するものである。
記録の対象とするアナログ信号には波形の変化
速度の早いもの（すなわちその信号に含まれる最
高周波数が高いもの）から波形の変化速度の遅い
もの（すなわちその信号に含まれる最高周波数が
低いもの）まで広い範囲にわたつており、従来の
記録装置では入力信号に含まれる最高周波数に応
じて適当な紙送りの速度を選択していた。しかし
ながら紙送り速度の選択機構を設けることは装置
を大形かつ複雑化しその信頼性を低下するという
欠点があつた。
速度の早いもの（すなわちその信号に含まれる最
高周波数が高いもの）から波形の変化速度の遅い
もの（すなわちその信号に含まれる最高周波数が
低いもの）まで広い範囲にわたつており、従来の
記録装置では入力信号に含まれる最高周波数に応
じて適当な紙送りの速度を選択していた。しかし
ながら紙送り速度の選択機構を設けることは装置
を大形かつ複雑化しその信頼性を低下するという
欠点があつた。
この発明は従来の装置における上述の欠点を除
去することを目的とするもので、この発明では紙
送り速度の選択機構を廃し紙送りを一定の速度で
間欠的に行うようにしたものである。すなわち、
この発明では入力アナログ信号をその信号に適し
たサンプリング周期を選択してそのサンプリング
周期ごとにデイジタル信号の１語に変換しこれを
一度メモリ装置に書込んだ後、選択され得るどの
サンプリング周期よりも大きくない一定の読出し
クロツク周期でこれを読出して記録する。この記
録の際の紙送り速度は読出し速度に対応する一定
の速度とする。メモリ装置の書込み速度と読出し
速度との差によりメモリ装置内の読出し未済の語
数が漸次減少してゆくが、これが所定の下限値に
達すると読出しを停止し同時に紙送りを停止し次
にメモリ装置内の読出し未済の語数が所定の上限
値に達した時読出しと紙送りとを再開したもので
あつて、その結果紙送りは一定の速度で間欠的に
行われることになる。以下図面についてこの発明
の実施例を説明する。
去することを目的とするもので、この発明では紙
送り速度の選択機構を廃し紙送りを一定の速度で
間欠的に行うようにしたものである。すなわち、
この発明では入力アナログ信号をその信号に適し
たサンプリング周期を選択してそのサンプリング
周期ごとにデイジタル信号の１語に変換しこれを
一度メモリ装置に書込んだ後、選択され得るどの
サンプリング周期よりも大きくない一定の読出し
クロツク周期でこれを読出して記録する。この記
録の際の紙送り速度は読出し速度に対応する一定
の速度とする。メモリ装置の書込み速度と読出し
速度との差によりメモリ装置内の読出し未済の語
数が漸次減少してゆくが、これが所定の下限値に
達すると読出しを停止し同時に紙送りを停止し次
にメモリ装置内の読出し未済の語数が所定の上限
値に達した時読出しと紙送りとを再開したもので
あつて、その結果紙送りは一定の速度で間欠的に
行われることになる。以下図面についてこの発明
の実施例を説明する。
第１図はこの発明の一実施例の綜合構成を示す
系統図であつて、１は記録の対象とするアナログ
信号を出力するアナログ信号源、２は記録制御回
路、３はデコーダで図に示す例では１３ａ〜１３
ｈの出力導線を経て２進８ビツトのデイジタル信
号を入力し第０番乃至第255番の256本の出力線の
うち入力信号によつて定められる出力線に信号を
出力する。４はいわゆるステーシヨナリ、レコー
デイングヘツド、アレイ（stationary recording
head array）で矢印１０で示す紙送りの方向に
直角な線上に配列され、デコーダ３の出力線のそ
れぞれに対応してレコーデイングヘツドが配列さ
れ、デコーダ３の出力によつて選択されたレコー
デイングヘツドによつて記録が行われる。５は記
録紙、６は紙送りローラ、７は歯車装置、８は紙
送りモータ、９はモータ駆動回路、１１はアナロ
グ信号の導線、１２はモータ８の制御信号線であ
る。
系統図であつて、１は記録の対象とするアナログ
信号を出力するアナログ信号源、２は記録制御回
路、３はデコーダで図に示す例では１３ａ〜１３
ｈの出力導線を経て２進８ビツトのデイジタル信
号を入力し第０番乃至第255番の256本の出力線の
うち入力信号によつて定められる出力線に信号を
出力する。４はいわゆるステーシヨナリ、レコー
デイングヘツド、アレイ（stationary recording
head array）で矢印１０で示す紙送りの方向に
直角な線上に配列され、デコーダ３の出力線のそ
れぞれに対応してレコーデイングヘツドが配列さ
れ、デコーダ３の出力によつて選択されたレコー
デイングヘツドによつて記録が行われる。５は記
録紙、６は紙送りローラ、７は歯車装置、８は紙
送りモータ、９はモータ駆動回路、１１はアナロ
グ信号の導線、１２はモータ８の制御信号線であ
る。
第２図は第１図の記録制御回路２の一例を示す
ブロツク図で、第１図と同一符号は同一部分を示
し、２１はプリアンプ、２２はアナログデイジタ
ル変換装置（以下ADCと略記する）、AIはそのア
ナログ信号入力端子、CLKはクロツク信号入力
端子を示し、図に示す例では出力は入力の振幅を
表す８ビツトの２進符号であり、ビツト並列に出
力されるものとする。２３は第１のメモリ、２４
は第２のメモリで、図に示す例ではそれぞれ2nビ
ツトの直列入力直列出力シフトレジスタ８個の並
列回路から構成されCLKはそのクロツク信号入
力端子を示す。第１のメモリ２３と第２のメモリ
２４とを総称してメモリ装置という。２５，２６
はそれぞれアンドゲート群、３０，４０はそれぞ
れ発振器、３１は２進５段の分周回路、３２，４
２はそれぞれ２進ｎ段のカウンタ、３３，４３は
それぞれフリツプフロツプ、３４，４４，３５，
４５，４１，４７，４８はそれぞれアンドゲー
ト、３６はスイツチ、４６はオアゲート、５０は
パルス発生回路である。
ブロツク図で、第１図と同一符号は同一部分を示
し、２１はプリアンプ、２２はアナログデイジタ
ル変換装置（以下ADCと略記する）、AIはそのア
ナログ信号入力端子、CLKはクロツク信号入力
端子を示し、図に示す例では出力は入力の振幅を
表す８ビツトの２進符号であり、ビツト並列に出
力されるものとする。２３は第１のメモリ、２４
は第２のメモリで、図に示す例ではそれぞれ2nビ
ツトの直列入力直列出力シフトレジスタ８個の並
列回路から構成されCLKはそのクロツク信号入
力端子を示す。第１のメモリ２３と第２のメモリ
２４とを総称してメモリ装置という。２５，２６
はそれぞれアンドゲート群、３０，４０はそれぞ
れ発振器、３１は２進５段の分周回路、３２，４
２はそれぞれ２進ｎ段のカウンタ、３３，４３は
それぞれフリツプフロツプ、３４，４４，３５，
４５，４１，４７，４８はそれぞれアンドゲー
ト、３６はスイツチ、４６はオアゲート、５０は
パルス発生回路である。
また第３図は第２図の回路の所定点の波形の一
例を示す波形図で、ａはフリツプフロツプ３３の
Ｑ端子の出力波形、ｂは同じく端子の出力波
形、ｃはフリツプフロツプ４３のＱ端子の出力波
形、ｄはゲート４８の出力波形、ｅはゲート４７
の出力波形をそれぞれ示す。
例を示す波形図で、ａはフリツプフロツプ３３の
Ｑ端子の出力波形、ｂは同じく端子の出力波
形、ｃはフリツプフロツプ４３のＱ端子の出力波
形、ｄはゲート４８の出力波形、ｅはゲート４７
の出力波形をそれぞれ示す。
以下動作について説明する。発振器３０はパル
ス発振器であつてそのパルス繰返し周期をTSと
すれば分周回路３１により２TS，４TS，８TS，
１６TS，３２TSの周期のパルスが出力されスイ
ツチ３６によりTS〜３２TSの周期のパルスが選
択出力される。導線１１上のアナログ信号に含ま
れる最高周波数に応じて適当な周期のパルスを選
択するが、仮にスイツチ３６の出力パルスの周期
をTWとする。
ス発振器であつてそのパルス繰返し周期をTSと
すれば分周回路３１により２TS，４TS，８TS，
１６TS，３２TSの周期のパルスが出力されスイ
ツチ３６によりTS〜３２TSの周期のパルスが選
択出力される。導線１１上のアナログ信号に含ま
れる最高周波数に応じて適当な周期のパルスを選
択するが、仮にスイツチ３６の出力パルスの周期
をTWとする。
プリアンプ２１の出力のアナログ信号は周期
TWをサンプリング周期としてADC２２でデイジ
タル信号に変換されメモリ装置２３，２４に入力
される。発振器４０もパルス発振器であつてその
パルス繰返し周期をTRとすればTRTSに設計さ
れる。すなわちTWがどのような値に選択されて
も常にTRTWの関係が保たれる。
TWをサンプリング周期としてADC２２でデイジ
タル信号に変換されメモリ装置２３，２４に入力
される。発振器４０もパルス発振器であつてその
パルス繰返し周期をTRとすればTRTSに設計さ
れる。すなわちTWがどのような値に選択されて
も常にTRTWの関係が保たれる。
第３図においてtp点で電源を投入したとすれ
ば、パルス発生回路５０の出力パルスによりカウ
ンタ３２，４２とフリツプフロツプ４３はリセツ
トされ、その時点からカウンタ３２に2n個のパル
スが入力された後（すなわち2nTWの後）カウン
タ３２は出力パルスを出しフリツプフロツプ３３
を反転し、かつフリツプフロツプ４３をセツトす
る。（第３図t1時点）。tp時点におけるフリツプフ
ロツプ３３の状態はいずれにもなり得るが仮に第
３図に示す状態であつたとすればゲート３４は閉
じ、ゲート３５は開いているので、ADC２２の
出力は第２のメモリ２４においてゲート３５から
のTW周期のパルスにより順次シフトされ入力さ
れる。tp−t1の間はゲート４１，４７，４８は共
に閉じていてカウンタ４２への入力は阻止されメ
モリ装置２３，２４の出力はゲート群２５，２６
で阻止される。t1時点ではtp−t1間のアナログ信
号がデイジタル信号の2n語に変換され第２のメモ
リ２４に一杯に書込まれた状態となつてゲート３
５が閉じ第２のメモリ２４への書込みを終り、ゲ
ート３４が開いて第１のメモリ２３への書込みが
開始される。
ば、パルス発生回路５０の出力パルスによりカウ
ンタ３２，４２とフリツプフロツプ４３はリセツ
トされ、その時点からカウンタ３２に2n個のパル
スが入力された後（すなわち2nTWの後）カウン
タ３２は出力パルスを出しフリツプフロツプ３３
を反転し、かつフリツプフロツプ４３をセツトす
る。（第３図t1時点）。tp時点におけるフリツプフ
ロツプ３３の状態はいずれにもなり得るが仮に第
３図に示す状態であつたとすればゲート３４は閉
じ、ゲート３５は開いているので、ADC２２の
出力は第２のメモリ２４においてゲート３５から
のTW周期のパルスにより順次シフトされ入力さ
れる。tp−t1の間はゲート４１，４７，４８は共
に閉じていてカウンタ４２への入力は阻止されメ
モリ装置２３，２４の出力はゲート群２５，２６
で阻止される。t1時点ではtp−t1間のアナログ信
号がデイジタル信号の2n語に変換され第２のメモ
リ２４に一杯に書込まれた状態となつてゲート３
５が閉じ第２のメモリ２４への書込みを終り、ゲ
ート３４が開いて第１のメモリ２３への書込みが
開始される。
またt1時点でフリツプフロツプ４３がセツトさ
れゲート４１からTR周期のパルスが出力され、t1
時点以後はゲート４５が開いているのでTR周期
のパルスをクロツクとして第２のメモリ２４がシ
フトされ、さきに書込まれた順序にゲート群２６
を経て出力される。（t1時点以後はゲート４７か
ら論理「１」の信号を出力してゲート群２６を開
いている）。
れゲート４１からTR周期のパルスが出力され、t1
時点以後はゲート４５が開いているのでTR周期
のパルスをクロツクとして第２のメモリ２４がシ
フトされ、さきに書込まれた順序にゲート群２６
を経て出力される。（t1時点以後はゲート４７か
ら論理「１」の信号を出力してゲート群２６を開
いている）。
t1時点から2nTR時間後のt2時点ではカウンタ４
２はパルスを出力してフリツプフロツプ４３をリ
セツトし再びゲート４１，４７，４８を閉じて読
出しを停止する。モータ８はゲート４１の出力に
よつて制御されるので、（たとえばモータ８がス
テツピングモータであると考えてもよい、）t1−
t2間は周期TRに対応する一定の速度で紙送りを行
いt2点で紙送りを停止する。したがつてtp−t1間
にADC２２を出力した信号はt1−t2間にレコーデ
イングヘツド、アレイ４により記録紙５に記録さ
れt2時点で紙送りと記録が一時停止される。
２はパルスを出力してフリツプフロツプ４３をリ
セツトし再びゲート４１，４７，４８を閉じて読
出しを停止する。モータ８はゲート４１の出力に
よつて制御されるので、（たとえばモータ８がス
テツピングモータであると考えてもよい、）t1−
t2間は周期TRに対応する一定の速度で紙送りを行
いt2点で紙送りを停止する。したがつてtp−t1間
にADC２２を出力した信号はt1−t2間にレコーデ
イングヘツド、アレイ４により記録紙５に記録さ
れt2時点で紙送りと記録が一時停止される。
t1時点から2nTW時間後のt3時点でカウンタ３２
はパルスを出力しフリツプフロツプ３３を反転し
フリツプフロツプ４３をセツトする。t3時点から
2nTR時間後のt4時点までは第１のメモリ２３の読
出しが行われ、かつt3時点から2nTW時間後のt5時
点までは第２のメモリ２４への書込みが行なわれ
る。このようにt1−t5までのサイクルを繰返して
ADC２２の出力は連続的にメモリ装置２３，２
４に書込まれ、書込まれた信号は書込み順に一定
速度で読出され一定速度の紙送りに対応して記録
される。読出しと紙送りとは、書込み速度と読出
し速度の差に応じて一時停止されることはある
が、書込みのクロツク周期TWを変化してもこれ
に対応して紙送り速度を変化する必要はない。
はパルスを出力しフリツプフロツプ３３を反転し
フリツプフロツプ４３をセツトする。t3時点から
2nTR時間後のt4時点までは第１のメモリ２３の読
出しが行われ、かつt3時点から2nTW時間後のt5時
点までは第２のメモリ２４への書込みが行なわれ
る。このようにt1−t5までのサイクルを繰返して
ADC２２の出力は連続的にメモリ装置２３，２
４に書込まれ、書込まれた信号は書込み順に一定
速度で読出され一定速度の紙送りに対応して記録
される。読出しと紙送りとは、書込み速度と読出
し速度の差に応じて一時停止されることはある
が、書込みのクロツク周期TWを変化してもこれ
に対応して紙送り速度を変化する必要はない。
また、第２図の回路は電源投入後直ちにメモリ
装置２３，２４への書込を開始しこれを読出して
記録する設計例を示したが、電源投入後、記録開
始の信号を与えるまではフリツプフロツプ４３を
リセツト状態に保持し、したがつて上記記録開始
の信号が与えられた後記録が開始されるように設
計することは容易である。
装置２３，２４への書込を開始しこれを読出して
記録する設計例を示したが、電源投入後、記録開
始の信号を与えるまではフリツプフロツプ４３を
リセツト状態に保持し、したがつて上記記録開始
の信号が与えられた後記録が開始されるように設
計することは容易である。
さらに、従来の記録装置では入力アナログ信号
の波形変化速度が早い場合これをデイジタル信号
に変換した後一時メモリ装置に記憶させてその後
記録装置に適当な速度で上記メモリ装置から読出
して記録する場合があつたが、この発明のメモリ
装置２３，２４に従来の記録装置におけるメモリ
装置の上述の機能を付加することは容易である。
たとえば2TS＜TR＜4TSの関係にある読出しクロ
ツク周期を用いたとすればTW≧4TSの場合はさ
きに第２図及び第３図について説明したと同様に
動作し、TW＝TS又はTW＝2TSのときは第３図の
t3に相当する時点以後ADC２２のクロツク信号
入力を阻止する回路を付加すればよい。
の波形変化速度が早い場合これをデイジタル信号
に変換した後一時メモリ装置に記憶させてその後
記録装置に適当な速度で上記メモリ装置から読出
して記録する場合があつたが、この発明のメモリ
装置２３，２４に従来の記録装置におけるメモリ
装置の上述の機能を付加することは容易である。
たとえば2TS＜TR＜4TSの関係にある読出しクロ
ツク周期を用いたとすればTW≧4TSの場合はさ
きに第２図及び第３図について説明したと同様に
動作し、TW＝TS又はTW＝2TSのときは第３図の
t3に相当する時点以後ADC２２のクロツク信号
入力を阻止する回路を付加すればよい。
なお、第２図に示す実施例では、メモリ装置２
３，２４としてシフトレジスタを用いたが、この
発明のメモリ装置はシフトレジスタに限定される
ことはなく、書込み順に読出すメモリ装置であれ
ばよくRAM（ランダム、アクセス、メモリ）を
この目的に用いることは容易であり、FIFO（first
−in−first−out）と称せられるメモリもまたこ
のような用途に適している。更に第２図に示すメ
モリ装置２３，２４は全体として２×2n語の記憶
容量を持ち読出し未済の語数が2n語になつた時読
出しを開始し、この2n語を読み終つた時読出しを
停止し、次に読出し未済の語数が再び2n語になつ
たとき読出しを再開するように制御したが、メモ
リ装置の構成によつては書込みと読出しを同時に
行うことができるので、一般的には読出し済の語
数と読出し未済の語数との関連によつて適宜に読
出しの発停を制御するように設計することができ
る。たとえば、第１と第２の数値を予め定めてお
いて、メモリ読出し装置が動作中メモリ装置内の
読出し未済の語数が第１の数値以下になつた時メ
モリ読出し装置の動作を停止し、動作停止中に読
出し未済の語数が第２の数値以上になつたときは
読出しを再開するよう制御すればよい。
３，２４としてシフトレジスタを用いたが、この
発明のメモリ装置はシフトレジスタに限定される
ことはなく、書込み順に読出すメモリ装置であれ
ばよくRAM（ランダム、アクセス、メモリ）を
この目的に用いることは容易であり、FIFO（first
−in−first−out）と称せられるメモリもまたこ
のような用途に適している。更に第２図に示すメ
モリ装置２３，２４は全体として２×2n語の記憶
容量を持ち読出し未済の語数が2n語になつた時読
出しを開始し、この2n語を読み終つた時読出しを
停止し、次に読出し未済の語数が再び2n語になつ
たとき読出しを再開するように制御したが、メモ
リ装置の構成によつては書込みと読出しを同時に
行うことができるので、一般的には読出し済の語
数と読出し未済の語数との関連によつて適宜に読
出しの発停を制御するように設計することができ
る。たとえば、第１と第２の数値を予め定めてお
いて、メモリ読出し装置が動作中メモリ装置内の
読出し未済の語数が第１の数値以下になつた時メ
モリ読出し装置の動作を停止し、動作停止中に読
出し未済の語数が第２の数値以上になつたときは
読出しを再開するよう制御すればよい。
以上のように、この発明によれば入力アナログ
信号のサンプリング周期はそのアナログ信号に対
して適当な値を選択しながら、紙送りの速度は上
記サンプリング周期とは無関係に一定に保ち紙送
り選択機構を省略して装置を小形軽量化しかつそ
の信頼度を向上することができる。
信号のサンプリング周期はそのアナログ信号に対
して適当な値を選択しながら、紙送りの速度は上
記サンプリング周期とは無関係に一定に保ち紙送
り選択機構を省略して装置を小形軽量化しかつそ
の信頼度を向上することができる。
第１図はこの発明の一実施例の綜合構成を示す
系統図、第２図は第１図の記録制御回路の一例を
示すブロツク図、第３図は第２図の回路の所定点
の波形の一例を示す波形図である。 １……アナログ信号源、２……記録制御回路、
３……デコーダ、４……レコーデイングヘツドア
レイ、５……記録紙、８……紙送りモータ、２２
……ADC、２３，２４……メモリ装置（２３…
…第１のメモリ、２４……第２のメモリ）。
系統図、第２図は第１図の記録制御回路の一例を
示すブロツク図、第３図は第２図の回路の所定点
の波形の一例を示す波形図である。 １……アナログ信号源、２……記録制御回路、
３……デコーダ、４……レコーデイングヘツドア
レイ、５……記録紙、８……紙送りモータ、２２
……ADC、２３，２４……メモリ装置（２３…
…第１のメモリ、２４……第２のメモリ）。
Claims (1)
- 【特許請求の範囲】 １ 記録装置の記録紙上で、この記録紙の進行方
向に対し垂直方向に複数のレコーデイングヘツド
が配列され、この複数のレコーデイングヘツドの
中から入力信号の振幅に応じて選択したレコーデ
イングヘツドを用いて上記記録紙上に記録するよ
う構成されたステーシヨナリ、レコーデイングヘ
ツド、アレイを有する記録装置において、 記録の対象とするアナログ信号を入力しこのア
ナログ信号を任意に選択できる可変サンプリング
周期ごとに１語のデイジタル信号に変換して出力
するアナログデイジタル変換装置、 上記可変サンプリング周期を書込みクロツク周
期として上記デイジタル信号が連続的に書込まれ
一時保持されるメモリ装置、 このメモリ装置内に保持されているデイジタル
信号の各語を上記書込みクロツク周期より大きく
ない一定の読出しクロツク周期で書込み順に読出
すメモリ読出し装置、 上記メモリ装置内の読出し未済の語数が予め定
められた第１の数値以下になつたときは上記メモ
リ読出し装置の動作を停止し、上記メモリ読出し
装置の動作停止中に上記読出し未済の語数が予め
定められた第２の数値以上になつたときは上記メ
モリ読出し装置の動作を起動する読出し制御装
置、 上記読出しクロツク周期によつて定められる速
度で上記記録紙の紙送りを行い上記メモリ読出し
装置の発停に同期して上記紙送りを発停する紙送
り制御装置、 を備えたことを特徴とする記録装置。 ２ メモリ装置は第１のメモリと第２のメモリと
を備え、上記第１のメモリを書込み終わつた時上
記第２のメモリへの書込みが開始され、上記第２
のメモリを書込み終わつた時上記第１のメモリへ
の書込みが開始され、読出し制御装置はいずれか
一方のメモリの書込みが終わつたときメモリ読出
し装置を発動して上記一方のメモリの読出しを始
め、そのメモリを読出し終わつた時上記メモリ読
出し装置を停止し、他方のメモリの書込みが終わ
つた時上記メモリ読出し装置を再び発動して上記
他方のメモリの読出しを始める手段を備えたこと
を特徴とする特許請求の範囲第１項記載の記録装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1664380A JPS56114038A (en) | 1980-02-15 | 1980-02-15 | Recording device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1664380A JPS56114038A (en) | 1980-02-15 | 1980-02-15 | Recording device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56114038A JPS56114038A (en) | 1981-09-08 |
| JPH0120362B2 true JPH0120362B2 (ja) | 1989-04-17 |
Family
ID=11922028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1664380A Granted JPS56114038A (en) | 1980-02-15 | 1980-02-15 | Recording device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56114038A (ja) |
-
1980
- 1980-02-15 JP JP1664380A patent/JPS56114038A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56114038A (en) | 1981-09-08 |
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