JPH01204292A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01204292A JPH01204292A JP63027223A JP2722388A JPH01204292A JP H01204292 A JPH01204292 A JP H01204292A JP 63027223 A JP63027223 A JP 63027223A JP 2722388 A JP2722388 A JP 2722388A JP H01204292 A JPH01204292 A JP H01204292A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
（概要
卒業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
（１）本発明の基本原理 （第５．６図）（２）
本発明の一実施例 （第１〜４図）発明の効果 〔概 要〕 読出しポートと書込みポートをパイプライン化した半導
体記憶装置に関し、 書込み動作を比較的低速で行いつつ低コストで容易に実
現できる読出し動作の高速化を図った半導体記憶装置を
提供することを目的とし、記憶情報の読出しに用いる読
出しポートと該情報の書込みに用いる書込みポートを有
し、読出しポートあるいは書込みポートにアドレス情報
を与えると、該アドレス情報に対応するメモリセルがデ
コーダにより選択されてリードアンプを介して記憶情報
を続出し、ライトアンプを介して該情報を書き込む半導
体記憶装置において、前記読出しポートを複数段のパイ
プライン構造にするとともに、前記書込みポートを、読
出しポートのパイプライン段数と異なる段数のパイプラ
イン構造とすることにより構成する。
本発明の一実施例 （第１〜４図）発明の効果 〔概 要〕 読出しポートと書込みポートをパイプライン化した半導
体記憶装置に関し、 書込み動作を比較的低速で行いつつ低コストで容易に実
現できる読出し動作の高速化を図った半導体記憶装置を
提供することを目的とし、記憶情報の読出しに用いる読
出しポートと該情報の書込みに用いる書込みポートを有
し、読出しポートあるいは書込みポートにアドレス情報
を与えると、該アドレス情報に対応するメモリセルがデ
コーダにより選択されてリードアンプを介して記憶情報
を続出し、ライトアンプを介して該情報を書き込む半導
体記憶装置において、前記読出しポートを複数段のパイ
プライン構造にするとともに、前記書込みポートを、読
出しポートのパイプライン段数と異なる段数のパイプラ
イン構造とすることにより構成する。
Ｃ産業上の利用分野〕
本発明は、半導体記憶装置に関し、詳細には読出しポー
トと書込みポートをパイプライン化した半導体記憶装置
に関する。
トと書込みポートをパイプライン化した半導体記憶装置
に関する。
近時、ディジタル技術の応用分野は多枝に亘っており、
大量のデータを高速で処理することが要望されている。
大量のデータを高速で処理することが要望されている。
ところで、デジタル技術と切り離せないものとして半導
体記憶装置（以下、単にメモリという）があるが、メモ
リには読出し速度のみ高速化が要求される場合がある。
体記憶装置（以下、単にメモリという）があるが、メモ
リには読出し速度のみ高速化が要求される場合がある。
例えば、パーソナルコンピュータやワークステーション
等では使用者にわかりやすく処理結果を伝えるために画
像情報として出力する機会が多く、装置内のメモリ （
以下、フレームバッファという）に書き込まれている処
理結果をＣＲＴデイスプレィ等の表示装置に出力してい
る。すなわち、表示装置の走査周波数と画素数で決まる
速度でフレームバッファからリアルタイムで処理結果を
読出しており、画素数の増加に伴って読出し速度は高速
化する傾向にある。また、表示装置の画素数は表示能力
、すなわち解像度を向上させるために増加する傾向にあ
り、このような表示装置に対応する場合、フレームバッ
ファの情報を十分な速さで読み出す必要がある。
等では使用者にわかりやすく処理結果を伝えるために画
像情報として出力する機会が多く、装置内のメモリ （
以下、フレームバッファという）に書き込まれている処
理結果をＣＲＴデイスプレィ等の表示装置に出力してい
る。すなわち、表示装置の走査周波数と画素数で決まる
速度でフレームバッファからリアルタイムで処理結果を
読出しており、画素数の増加に伴って読出し速度は高速
化する傾向にある。また、表示装置の画素数は表示能力
、すなわち解像度を向上させるために増加する傾向にあ
り、このような表示装置に対応する場合、フレームバッ
ファの情報を十分な速さで読み出す必要がある。
また、通信分野でも通信速度の高速化が図られており、
メモリ内に記憶された情報を高速で続出して通信系に出
力することが行われている。
メモリ内に記憶された情報を高速で続出して通信系に出
力することが行われている。
このような読出しの高速化に対応する従来の半導体記憶
装置としては、ＥＣＬで構成したスタティクＲＡＭ （
Ｓ−ＲＡＭ）があり、２〜３ｎｓのサイクルタイムを実
現している。
装置としては、ＥＣＬで構成したスタティクＲＡＭ （
Ｓ−ＲＡＭ）があり、２〜３ｎｓのサイクルタイムを実
現している。
また、Ｃ−ＭＯＳ系のＳ −ＲＡＭでは２５ｎｓのサイ
クルタイムが実現されており、サイクルタイムの高速化
という点ではかなり高いレベルで達成されている。
クルタイムが実現されており、サイクルタイムの高速化
という点ではかなり高いレベルで達成されている。
しかしながら、このような従来の半導体記憶装置にあっ
ては、単に動作速度を高速化するものであったため、次
のような問題点があった。
ては、単に動作速度を高速化するものであったため、次
のような問題点があった。
すなわち、前述のフレームバッファのように続出しのみ
高速化が要望される装置では書込み時間には余裕がある
場合が多く、これはＣＰＵ等書込み側の処理速度が比較
的低速でしか行えないごとによる。例えば、ＣＰＵのク
ロックが１０ＭＨｚ適度であったとしても書込み動作と
しては１〜２ Ｍ Ｉｌｚ（１ｍｓ〜５００ｎｓ）程度
である。
高速化が要望される装置では書込み時間には余裕がある
場合が多く、これはＣＰＵ等書込み側の処理速度が比較
的低速でしか行えないごとによる。例えば、ＣＰＵのク
ロックが１０ＭＨｚ適度であったとしても書込み動作と
しては１〜２ Ｍ Ｉｌｚ（１ｍｓ〜５００ｎｓ）程度
である。
このように、書込み側は比較的低速でも良いにもかかわ
らず、読出しの高速化に対応するためのみに高速のメモ
リを必要としていた。
らず、読出しの高速化に対応するためのみに高速のメモ
リを必要としていた。
この場合、前述のＥＣＬの５−ＲＡＭでは速度は十分に
高速であるが、高集積化が困難であることから画像用メ
モリ、すなわち、大容量のフレームバッファを構成する
ためには多くのチップを組み合わせる必要がある。また
、高速化のために消費電力も大きいことから、冷却方法
を十分に考慮する必要があり、−船釣には液冷システム
が用いられる。さらに、ＥＣＬ自体が高価であることが
らＥＣＬの５−ＲＡＭを多数用いて高速かつ大容量のフ
レームバッファを実現する場合、コストも大きなものと
なる。以上のことから、小型化が困難であり、装置が高
価なものになる傾向にある。
高速であるが、高集積化が困難であることから画像用メ
モリ、すなわち、大容量のフレームバッファを構成する
ためには多くのチップを組み合わせる必要がある。また
、高速化のために消費電力も大きいことから、冷却方法
を十分に考慮する必要があり、−船釣には液冷システム
が用いられる。さらに、ＥＣＬ自体が高価であることが
らＥＣＬの５−ＲＡＭを多数用いて高速かつ大容量のフ
レームバッファを実現する場合、コストも大きなものと
なる。以上のことから、小型化が困難であり、装置が高
価なものになる傾向にある。
また、Ｃ−ＭＯＳ系の５−ＲＡＭの場合、ＥＣＬのＳ
−ＲＡＭが持つ欠点はほぼ解決されるものの今日の技術
水準では速度の点で用途が限られる場合がある。すなわ
ち、１フレームが６０１１ｚで８００×４００画素の表
示を想定した場合、各画素に対応するドツトクロック周
波数は１９．２ＭＩＩｚとなり時間にして約５２ｎｓで
ある。この場合、前述のサイクルタイムが２５ｎｓのＣ
−ＭＯ３系Ｓ −ＲＡＭで対応することができる。とこ
ろが、高解像度化の要求に伴って１０００ Ｘ １００
０画素の表示を可能とする表示装置もあり、この場合は
１７ｎｓ以下のサイクルタイムを実現する必要が生じて
２５ｎｓの５−ＲＡＭでは対応できない。
−ＲＡＭが持つ欠点はほぼ解決されるものの今日の技術
水準では速度の点で用途が限られる場合がある。すなわ
ち、１フレームが６０１１ｚで８００×４００画素の表
示を想定した場合、各画素に対応するドツトクロック周
波数は１９．２ＭＩＩｚとなり時間にして約５２ｎｓで
ある。この場合、前述のサイクルタイムが２５ｎｓのＣ
−ＭＯ３系Ｓ −ＲＡＭで対応することができる。とこ
ろが、高解像度化の要求に伴って１０００ Ｘ １００
０画素の表示を可能とする表示装置もあり、この場合は
１７ｎｓ以下のサイクルタイムを実現する必要が生じて
２５ｎｓの５−ＲＡＭでは対応できない。
このように、メモリの高速化は高度な技術を必要とする
とともに、コストアンプを招来するという問題点があっ
た。
とともに、コストアンプを招来するという問題点があっ
た。
そこで本発明は、書込み動作を比較的低速で行いつつ低
コストで容易に実現できる読出し動作の高速化を図った
半導体記憶装置を提供することを目的としている。
コストで容易に実現できる読出し動作の高速化を図った
半導体記憶装置を提供することを目的としている。
本発明による半導体記４＋２装置は上記目的達成のため
、記↑ａ情報の読出しに用いる読出しポートと該情報の
３込みに用いる；込みポートを有し、読出しポートある
いはｍ込みポートにアドレス情報を与えると、該アドレ
ス情報に対応するメモリセルがデコーダにより選択され
てリードアンプを介して記憶情報を読出し、ライトアン
プを介して該情報をどき込む半導体記憶装置において、
前記読出しポートを複数段のパイプライン構造にすると
ともに、前記言込みポートを、読出しポートのパイプラ
イン段数と異なる段数のパイプライン構造を備えている
。
、記↑ａ情報の読出しに用いる読出しポートと該情報の
３込みに用いる；込みポートを有し、読出しポートある
いはｍ込みポートにアドレス情報を与えると、該アドレ
ス情報に対応するメモリセルがデコーダにより選択され
てリードアンプを介して記憶情報を読出し、ライトアン
プを介して該情報をどき込む半導体記憶装置において、
前記読出しポートを複数段のパイプライン構造にすると
ともに、前記言込みポートを、読出しポートのパイプラ
イン段数と異なる段数のパイプライン構造を備えている
。
本発明では、読出しポートあるいは言込みポートに゛？
ドレス情報が与えられると、該アドレス情報に応じたメ
モリセルが読出しあるいは；込みのデコーダにより選択
され、リードアンプあるいはライトアンプにより記憶情
￥じの読出しあるいは害込みが行われるとともに、読出
しデコーダおよびリードアンプの前後に、クロック信号
に基づき読出し側のデータを保持する複数段のラッチ（
パイプライン構造）が設けられ、書込みデコーダおよび
ライトアンプの前後にクロック信号に基づき、書込み側
のデータを保持する読出し側と異なる段数のランチ（パ
イプライン構造）が設けられる。
ドレス情報が与えられると、該アドレス情報に応じたメ
モリセルが読出しあるいは；込みのデコーダにより選択
され、リードアンプあるいはライトアンプにより記憶情
￥じの読出しあるいは害込みが行われるとともに、読出
しデコーダおよびリードアンプの前後に、クロック信号
に基づき読出し側のデータを保持する複数段のラッチ（
パイプライン構造）が設けられ、書込みデコーダおよび
ライトアンプの前後にクロック信号に基づき、書込み側
のデータを保持する読出し側と異なる段数のランチ（パ
イプライン構造）が設けられる。
したがって、書込み側の速度に応じた比較的低速な動作
で書込みを行いつつ、低コストで容易に読出し速度の高
速化が図られる。
で書込みを行いつつ、低コストで容易に読出し速度の高
速化が図られる。
以下、本発明を図面に基づいて説明するが、最初に、第
５．６図を参照してパイプライン構造に関する基本原理
を説明する。
５．６図を参照してパイプライン構造に関する基本原理
を説明する。
メモリが単一の動作、例えば読出しを連続して行う場合
、１回の読出しに最低必要な時間がサイクルタイムと呼
ばれ、メモリの応答性すなわち、速度を決定する重要な
要素であることは良く知られている。
、１回の読出しに最低必要な時間がサイクルタイムと呼
ばれ、メモリの応答性すなわち、速度を決定する重要な
要素であることは良く知られている。
ここで、サイクルタイムｔｃの内訳を考察すると、次式
■のように考えられる。
■のように考えられる。
ｔｃ＝ｔｒ＋ｔｒｄ＋ｔｓ＋ｔｄ ・−・・−・■但
し、ｔｒ：ローデコード時間 ｔ ｒｄ ：リードタイム ｔＳ：センス時間 ｔｄ：出力ドライブ時間 このように、■サイクルタイムの期間に様々なステップ
を経てデータの読出しが行われているが、一つのステッ
プを１クロツクサイクル毎に行うことにより、読出しに
要する時間をリードタイムｔｒｄのみとすることが可能
となる。例えば、あるＲＡＭのサイクルタイムｔｃが３
０ｎｓであって、内訳が次式〇のようになっているとす
ると、ｔｃ＝ｔｒ＋ｔｒｄ＋ｔｓ＋ｔｄ ＝ （７＋、１２＋ ８ ＋３） ｎ Ｓ ・・−・
・・■各ステップのうち最も長いのはリードタイムＴｒ
ｄであることから各ステップを分解して処理することに
より１２ｎＳＴ：読出しを行うことができる。このよう
に、各ステップをクロックに同期させて分解し、別々の
タイミングで処理する方式をパイプライン方式という。
し、ｔｒ：ローデコード時間 ｔ ｒｄ ：リードタイム ｔＳ：センス時間 ｔｄ：出力ドライブ時間 このように、■サイクルタイムの期間に様々なステップ
を経てデータの読出しが行われているが、一つのステッ
プを１クロツクサイクル毎に行うことにより、読出しに
要する時間をリードタイムｔｒｄのみとすることが可能
となる。例えば、あるＲＡＭのサイクルタイムｔｃが３
０ｎｓであって、内訳が次式〇のようになっているとす
ると、ｔｃ＝ｔｒ＋ｔｒｄ＋ｔｓ＋ｔｄ ＝ （７＋、１２＋ ８ ＋３） ｎ Ｓ ・・−・
・・■各ステップのうち最も長いのはリードタイムＴｒ
ｄであることから各ステップを分解して処理することに
より１２ｎＳＴ：読出しを行うことができる。このよう
に、各ステップをクロックに同期させて分解し、別々の
タイミングで処理する方式をパイプライン方式という。
このようなパイプライン方式の半導体記憶装置としては
、例えば、第５図に示すものがある。同図において、ア
ドレスデータＡｄｒはクロック（ＣＬＫ）の１サイクル
目でフリップフロップＦ）１によりラッチされ、デコー
ダ２によりアドレスデータＡｄに対応したワードライン
データＷＬにデコードされる。ワードラインデータＷＬ
はＣＬＫの２サイクル目でＦＦ３によりラッチされ、メ
モリ４のワードラインが選択される。ワードラインが選
択されると、ＣＬＫの３サイクル目でＦＦ５によりビッ
トラインデータＢＬがラッチされ、所定のメモリセルが
選択されてデータがセンスアンプ６に入力される。セン
スアンプ６の出力はＣＬＫの４サイクル目でＦＦ７によ
りラッチされ、これが出力データＤｒとなる。これをタ
イミングチャート化すると第６図に示すようになり、各
クロックサイクル毎に所定の信号が順次ラッチされて出
力データＤｒが得られる。したがって、前述のように分
解した各ステップのうち最も時間の長いものが処理でき
るようにクロック信号ＣＬＫの周波数を定めることによ
り、読出しデータＤｔの読出しを該クロック信号ＣＬＫ
の周波数で行うことができ、メモリ４の構成が同一であ
ってもパイプライン化しない場合に比較して読出し速度
の高速化を図ることができる。この場合、アドレスデー
タＡｄｒをランチしてから出力データＤｒが確定するま
でに４クロツクサイクル必要であるが、続出しを高速で
行う用途では若干の遅れは問題とならない場合が多い。
、例えば、第５図に示すものがある。同図において、ア
ドレスデータＡｄｒはクロック（ＣＬＫ）の１サイクル
目でフリップフロップＦ）１によりラッチされ、デコー
ダ２によりアドレスデータＡｄに対応したワードライン
データＷＬにデコードされる。ワードラインデータＷＬ
はＣＬＫの２サイクル目でＦＦ３によりラッチされ、メ
モリ４のワードラインが選択される。ワードラインが選
択されると、ＣＬＫの３サイクル目でＦＦ５によりビッ
トラインデータＢＬがラッチされ、所定のメモリセルが
選択されてデータがセンスアンプ６に入力される。セン
スアンプ６の出力はＣＬＫの４サイクル目でＦＦ７によ
りラッチされ、これが出力データＤｒとなる。これをタ
イミングチャート化すると第６図に示すようになり、各
クロックサイクル毎に所定の信号が順次ラッチされて出
力データＤｒが得られる。したがって、前述のように分
解した各ステップのうち最も時間の長いものが処理でき
るようにクロック信号ＣＬＫの周波数を定めることによ
り、読出しデータＤｔの読出しを該クロック信号ＣＬＫ
の周波数で行うことができ、メモリ４の構成が同一であ
ってもパイプライン化しない場合に比較して読出し速度
の高速化を図ることができる。この場合、アドレスデー
タＡｄｒをランチしてから出力データＤｒが確定するま
でに４クロツクサイクル必要であるが、続出しを高速で
行う用途では若干の遅れは問題とならない場合が多い。
なお、書込みも同様にして行われることから説明は省略
する。
する。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明に係る半導体記憶装置の一実施例に通用
したＳ−ＲＡＭの構成を示す図である。
したＳ−ＲＡＭの構成を示す図である。
説明の都合上、まず、このＳ − ＲＡＭについて説明
し、前述のパイプライン化したＲＡＭと同一構成部材に
は同一符号を付してその説明を省略する。
し、前述のパイプライン化したＲＡＭと同一構成部材に
は同一符号を付してその説明を省略する。
同図において、１１はＳ − ＲＡＭであり、Ｓ−ＲＡ
ＭＩＩはいわゆるマルチポートメモリである。書込み側
のアドレスデータＡｄｗはＦＦ１２に入力され、ＦＦ１
２はクロック信号ＣＬＫｗに従ってアドレスデータＡｄ
ｗをラッチする。クロック信号ＣＬＫｗは読出し側のク
ロック信号ＣＬＫｒと全く異なるタイミングであり、ク
ロック信号ＣＬＫｗは書込み側の処理速度に応じて設定
されるとともにクロック信号ＣＬＫｒは表示装置等読出
し側の要求に応じて設定される。ＦＦ１２によりランチ
されたアドレスデータＡｄ皆はデコーダ１３に入力され
、デコーダ１３はアドレスデータＡｄ−に応じた書込み
側のワードラインデータＷ Ｌ ｗにデコードする。す
なわち、デコーダＩ３は、メモリ１４内の行アドレスを
選択する。一方、書込みデータＤｗは書込みアンプ１５
に入力され、書込みアンプ１５はアドレスデータＡｄｗ
に基づく書込み側のビットラインＢＬｗを選択する。こ
れにより、メモリ１４内のアドレスデータＡｄ−に対応
する図示されないメモリセルに書込みデータＤｗが書き
込まれる。
ＭＩＩはいわゆるマルチポートメモリである。書込み側
のアドレスデータＡｄｗはＦＦ１２に入力され、ＦＦ１
２はクロック信号ＣＬＫｗに従ってアドレスデータＡｄ
ｗをラッチする。クロック信号ＣＬＫｗは読出し側のク
ロック信号ＣＬＫｒと全く異なるタイミングであり、ク
ロック信号ＣＬＫｗは書込み側の処理速度に応じて設定
されるとともにクロック信号ＣＬＫｒは表示装置等読出
し側の要求に応じて設定される。ＦＦ１２によりランチ
されたアドレスデータＡｄ皆はデコーダ１３に入力され
、デコーダ１３はアドレスデータＡｄ−に応じた書込み
側のワードラインデータＷ Ｌ ｗにデコードする。す
なわち、デコーダＩ３は、メモリ１４内の行アドレスを
選択する。一方、書込みデータＤｗは書込みアンプ１５
に入力され、書込みアンプ１５はアドレスデータＡｄｗ
に基づく書込み側のビットラインＢＬｗを選択する。こ
れにより、メモリ１４内のアドレスデータＡｄ−に対応
する図示されないメモリセルに書込みデータＤｗが書き
込まれる。
メモリ１４のメモリセルは第２図に示すように、フリッ
プフロップ２１を有し、フリップフロップ２１は二つの
インバータ２２、２３がたすき掛けに接続されて構成さ
れる。フリップフロップ２１には書込み用の転送ゲート
２４、２５が接続され、転送ゲート２４、２５のデータ
、すなわち書込みのワードラインＷＬＷと書込みのビッ
トラインＢＬＷおよびＢＬｗがそれぞれアクティブにな
るとフリップフロップ２１がセットされ、所定のデータ
を保持する。また、フリップフロップ２１には読出し用
の転送ゲート２６が接続されており、転送ゲート２６は
トランジスタ２６ａ、２６ｂからなる。転送ゲート２６
は読出し側のワードラインＷＬＲがアクティブのときフ
リップフロップ２１のデータをビットラインＢ Ｌ Ｒ
に転送するものであるが、ビットラインＢ Ｌ ＊は予
めプリチャージされており、フリップフロップ２１のデ
ータとビットラインＷＬ．が共にアクティブのときトラ
ンジスタ２６ａおよびトランジスタ２６ｂがＯＮしてビ
ットラインＢＬＲのプリチャージ電圧をディスチャージ
する。この場合、プリチャージ電圧をディスチャージす
るのみでフリンプフロンプ２１のデータがビットライン
ＢＬＲに転送できることから、読出し速度の高速化が期
待できる。
プフロップ２１を有し、フリップフロップ２１は二つの
インバータ２２、２３がたすき掛けに接続されて構成さ
れる。フリップフロップ２１には書込み用の転送ゲート
２４、２５が接続され、転送ゲート２４、２５のデータ
、すなわち書込みのワードラインＷＬＷと書込みのビッ
トラインＢＬＷおよびＢＬｗがそれぞれアクティブにな
るとフリップフロップ２１がセットされ、所定のデータ
を保持する。また、フリップフロップ２１には読出し用
の転送ゲート２６が接続されており、転送ゲート２６は
トランジスタ２６ａ、２６ｂからなる。転送ゲート２６
は読出し側のワードラインＷＬＲがアクティブのときフ
リップフロップ２１のデータをビットラインＢ Ｌ Ｒ
に転送するものであるが、ビットラインＢ Ｌ ＊は予
めプリチャージされており、フリップフロップ２１のデ
ータとビットラインＷＬ．が共にアクティブのときトラ
ンジスタ２６ａおよびトランジスタ２６ｂがＯＮしてビ
ットラインＢＬＲのプリチャージ電圧をディスチャージ
する。この場合、プリチャージ電圧をディスチャージす
るのみでフリンプフロンプ２１のデータがビットライン
ＢＬＲに転送できることから、読出し速度の高速化が期
待できる。
第３図は上記Ｓ−ＲＡＭＩＩの読出しデータＤｒと他の
データ（演算データ）Ｄｏを演算する場合のデータ処理
回路であり、同図において、読出しアドレスＡｄｒは図
示されないアドレスコントローラ、例えばＣＲＴコント
ローラ等から出力される。
データ（演算データ）Ｄｏを演算する場合のデータ処理
回路であり、同図において、読出しアドレスＡｄｒは図
示されないアドレスコントローラ、例えばＣＲＴコント
ローラ等から出力される。
また、演算データＤｏはアドレス以外のデータであり、
例えば、ビデオＲＡＭ （Ｖ・ＲＡＭ）等に格納された
テキストデータである。演算データＤＯはパイプライン
レジスタ３１に入力されており、パイプラインレジスタ
３１は図示は略されているが、続出しクロックＣＬＫｒ
に同期してデータを伝達するフリップフロップを有する
。この場合、フリッププロップは演算データＤＯの一つ
のビットに対して４段が直列に接続されており、この段
数はＳ・ＲＡＭＩＩの読出しポートのパイプライン段数
、すなわち、ＦＦＩ、３．５および７の数と一致させで
ある。パイプラインレジスタ３１に演算データＤｏが入
力されると、パイプラインレジスタ３１内部のフリップ
フロップは読出しクロックＣＬＫ ｒに従って演算デー
タｌ）ｏを順次次段のフリップフロップに伝達し、最終
的にはパイプラインレジスタ３１が演算データＤｏｄと
して出力する。すなわち、演算データＤｏｄは演算デー
タ［）ｏよりも読出しクロックＣＬＫ ｒの４クロック
サイクル分だけ遅れて出力される。
例えば、ビデオＲＡＭ （Ｖ・ＲＡＭ）等に格納された
テキストデータである。演算データＤＯはパイプライン
レジスタ３１に入力されており、パイプラインレジスタ
３１は図示は略されているが、続出しクロックＣＬＫｒ
に同期してデータを伝達するフリップフロップを有する
。この場合、フリッププロップは演算データＤＯの一つ
のビットに対して４段が直列に接続されており、この段
数はＳ・ＲＡＭＩＩの読出しポートのパイプライン段数
、すなわち、ＦＦＩ、３．５および７の数と一致させで
ある。パイプラインレジスタ３１に演算データＤｏが入
力されると、パイプラインレジスタ３１内部のフリップ
フロップは読出しクロックＣＬＫ ｒに従って演算デー
タｌ）ｏを順次次段のフリップフロップに伝達し、最終
的にはパイプラインレジスタ３１が演算データＤｏｄと
して出力する。すなわち、演算データＤｏｄは演算デー
タ［）ｏよりも読出しクロックＣＬＫ ｒの４クロック
サイクル分だけ遅れて出力される。
上記構成において、Ｓ−ＲＡＭＩＩに対するデータの書
込みは第４図に示すように行われる。すなわち、アドレ
スデータＡｄ−は書込みクロックＣＬＫｗの立ち上がり
でＳ・ＲＡＭＩＩのＦＦ１２にラッチされ、書込みデー
タ［）ｗは書込みクロックＣＬＫｗの２クロックサイク
ル目で書込みアンプ１５に入力される。したがって、書
込みデータがメモリ１４内に書き込まれるのはアドレス
を指定してから１クロツク遅れて行われる。この場合、
書込みクロックＣＬ％ｒは読出しクロックＣＬＫｒとは
別のタイミングで良く、書込み側の装置、例えばＣＰＵ
の処理速度に応じたタイミングとすることができる。一
方、読出し側はパイプライン段数を４段としてリードサ
イクルの高速化を図っであるので、表示装置等の要求に
応じた高速度の読出しを行うことができる。この場合、
Ｓ−ＲＡＭＩＩの各メモリセルは同一構成であり、ＥＣ
Ｌのような特別に高速動作を意図したものではない。し
たがって、Ｓ・ＲＡＭＩＩを容易に実現できるので低コ
ストで読出し速度の高速化を図ることができる。また、
Ｓ・ＲＡＭＩＩからの読出しデータＤｒと他の演算デー
タＤＯを演算するような場合、第３図に示したように演
算データＤＯをパイプラインレジスタ３１により演算デ
ータＤｏｄとすることにより、Ｓ・ＲＡＭＩＩからの読
出しデータＤｒと演算データＤｏｄのタイミングを完全
に一致させることができる。したがって、演算精度を向
上させることができる。
込みは第４図に示すように行われる。すなわち、アドレ
スデータＡｄ−は書込みクロックＣＬＫｗの立ち上がり
でＳ・ＲＡＭＩＩのＦＦ１２にラッチされ、書込みデー
タ［）ｗは書込みクロックＣＬＫｗの２クロックサイク
ル目で書込みアンプ１５に入力される。したがって、書
込みデータがメモリ１４内に書き込まれるのはアドレス
を指定してから１クロツク遅れて行われる。この場合、
書込みクロックＣＬ％ｒは読出しクロックＣＬＫｒとは
別のタイミングで良く、書込み側の装置、例えばＣＰＵ
の処理速度に応じたタイミングとすることができる。一
方、読出し側はパイプライン段数を４段としてリードサ
イクルの高速化を図っであるので、表示装置等の要求に
応じた高速度の読出しを行うことができる。この場合、
Ｓ−ＲＡＭＩＩの各メモリセルは同一構成であり、ＥＣ
Ｌのような特別に高速動作を意図したものではない。し
たがって、Ｓ・ＲＡＭＩＩを容易に実現できるので低コ
ストで読出し速度の高速化を図ることができる。また、
Ｓ・ＲＡＭＩＩからの読出しデータＤｒと他の演算デー
タＤＯを演算するような場合、第３図に示したように演
算データＤＯをパイプラインレジスタ３１により演算デ
ータＤｏｄとすることにより、Ｓ・ＲＡＭＩＩからの読
出しデータＤｒと演算データＤｏｄのタイミングを完全
に一致させることができる。したがって、演算精度を向
上させることができる。
本発明によれば、読出しポートと書込みポートをそれぞ
れ異なる段数のパイプライン構造としているので、書込
み側の処理速度に応じた速度で書込みを行うことができ
るとともに、高速動作を意図した特別なメモリセルを用
いることなく、読出し側の要求に応じた高速度での読出
しを行うことができる。
れ異なる段数のパイプライン構造としているので、書込
み側の処理速度に応じた速度で書込みを行うことができ
るとともに、高速動作を意図した特別なメモリセルを用
いることなく、読出し側の要求に応じた高速度での読出
しを行うことができる。
したがって、低コストで容易に実現できる読出し動作の
高速化を図った半導体記憶装置を得ることができる。
高速化を図った半導体記憶装置を得ることができる。
第１〜４図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はそのＳ −ＲＡＭの構成を示す構成図、第２図
はそのＳ −ＲＡＭのメモリセルを示す回路図、 第３図はその全体構成図、 第４図はそのＳ −ＲＡＭの書込み動作を示すタイミン
グチャート、 第５．６図はパイプライン化したＲＡＭの基本原理を説
明する図であり、 第５図はその一例を示す構成図、 第６図はその読出し動作を示すタイミングチャート、 である。 １．３．５．７．１２・・・・・・フリップフロップ、
１１・・・・・・５−ＲＡＭ。 １４・・・・・・メモリ、 ３１・・・・・・パイプラインレジスタ。 書き込みデータｌ）ｗ 酊ｒ −実施例の３−ＲＡＩＩのメモリセルを示す回路図第２
図
示す図であり、 第１図はそのＳ −ＲＡＭの構成を示す構成図、第２図
はそのＳ −ＲＡＭのメモリセルを示す回路図、 第３図はその全体構成図、 第４図はそのＳ −ＲＡＭの書込み動作を示すタイミン
グチャート、 第５．６図はパイプライン化したＲＡＭの基本原理を説
明する図であり、 第５図はその一例を示す構成図、 第６図はその読出し動作を示すタイミングチャート、 である。 １．３．５．７．１２・・・・・・フリップフロップ、
１１・・・・・・５−ＲＡＭ。 １４・・・・・・メモリ、 ３１・・・・・・パイプラインレジスタ。 書き込みデータｌ）ｗ 酊ｒ −実施例の３−ＲＡＩＩのメモリセルを示す回路図第２
図
Claims (1)
- 【特許請求の範囲】 記憶情報の読出しに用いる読出しポートと該情報の書込
みに用いる書込みポートを有し、 読出しポートあるいは書込みポートにアドレス情報を与
えると、該アドレス情報に対応するメモリセルがデコー
ダにより選択されてリードアンプを介して記憶情報を読
出し、ライトアンプを介して該情報を書き込む半導体記
憶装置において、前記読出しポートを複数段のパイプラ
イン構造にするとともに、 前記書込みポートを、読出しポートのパイプライン段数
と異なる段数のパイプライン構造としたことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027223A JP2618422B2 (ja) | 1988-02-08 | 1988-02-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027223A JP2618422B2 (ja) | 1988-02-08 | 1988-02-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01204292A true JPH01204292A (ja) | 1989-08-16 |
| JP2618422B2 JP2618422B2 (ja) | 1997-06-11 |
Family
ID=12215098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63027223A Expired - Lifetime JP2618422B2 (ja) | 1988-02-08 | 1988-02-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2618422B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0589664A (ja) * | 1991-09-27 | 1993-04-09 | Nec Corp | ダイナミツク型ランダムアクセスメモリ装置 |
| US5963483A (en) * | 1997-08-28 | 1999-10-05 | Hitachi, Ltd. | Synchronous memory unit |
| KR100501749B1 (ko) * | 1996-12-26 | 2005-10-28 | 프리스케일 세미컨덕터, 인크. | 파이프라인고속억세스플로우팅게이트메모리아키텍처및동작방법 |
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| JP2008269751A (ja) * | 2007-04-25 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置及び当該半導体記憶装置を具備する電子機器 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61148692A (ja) * | 1984-12-24 | 1986-07-07 | Nippon Telegr & Teleph Corp <Ntt> | 記憶装置 |
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| JPS62222490A (ja) * | 1985-12-18 | 1987-09-30 | ブルツクトリ− コ−ポレ−シヨン | 読取・書込装置 |
-
1988
- 1988-02-08 JP JP63027223A patent/JP2618422B2/ja not_active Expired - Lifetime
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| JP2013524396A (ja) * | 2010-04-02 | 2013-06-17 | アルテラ コーポレイション | ソフトエラーアップセット不感性を有するメモリ要素 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2618422B2 (ja) | 1997-06-11 |
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