JPH0120441B2 - - Google Patents
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- JPH0120441B2 JPH0120441B2 JP54044858A JP4485879A JPH0120441B2 JP H0120441 B2 JPH0120441 B2 JP H0120441B2 JP 54044858 A JP54044858 A JP 54044858A JP 4485879 A JP4485879 A JP 4485879A JP H0120441 B2 JPH0120441 B2 JP H0120441B2
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Description
分 野
本発明は、材料の取扱い、金属の切断、包装、
組立て、一括順序付け、研摩、溶接、ポリマーの
混合およびその取扱い等の制御ならびにエネルギ
管理等の如き工業制御用途において使用されるプ
ログラム可能なコントローラに関する。 背 景 1970年代の初期におけるプログラム可能なコン
トローラの出現（米国特許第3686639号に開示さ
れる如きもの）以来、これ等装置は多くの工業用
制御用途において使用されるハード・ワイヤ・リ
レー型論理制御システムに取つて代り得るもので
あつた。これに続く数年間にこれ等の装置は更に
強力なものとなり、リレー・ラダー型式の制御プ
ログラムに代るのみならず、調時ならびに計数操
作の如き非リレー型機能の実行並びに米国特許第
3930233号に開示された如きデータ操作および転
送を行うようになつた。たしかに、プログラム可
能コントローラは、最近の数年間で実に数千の出
力を制御し多くの異なつた複雑なデータ操作およ
び転送操作を行う程強力なものになつて来たた
め、多くの場合複雑な工業用制御システムを制御
するためのミニコンピユータにとつてかわること
ができる迄になつた。1976年１月２日出願の係属
中の米国特許出願第646412号および1978年１月30
日出願の分割特許出願第873407号に開示されたモ
デイコン（Modicon）社の型式1084プログラム
可能コントローラは、これ等の大型で強力なコン
トローラ兼データ・プロセサの特徴を備えるもの
である。 又、プログラム可能なコントローラの比較的短
い歴史においては、通常８個以上のハード・ワイ
ヤド・リレーを使用することになる制御プログラ
ムに代つて小型で低コストのプログラム可能なコ
ントローラに対する需要が存在することも知られ
ている。更に、１個以上のノード即ち接点と他の
ノードに関係づけられるコイル出力とを有する電
気回路ラインを表わすラダーの各段を有したラダ
ー・タイプの制御プログラムのみならず、隣接ラ
インの各ノード間に相互接続点を有する論理ライ
ン回路網のプログラミングさえも、制御者に許容
することが屡々要望されることが判つて来た。テ
キサス・インストルメンツ社やアレン・ブラツド
レー社の如きいくつかの企業は回路網内の隣接す
るライン間に相互接続を有し得る制御回路網を用
いてプログラムが可能なプログラミング・パネル
を有するプログラム可能コントローラを提供して
来た。しかし、これ等のプログラム可能なコント
ローラによつて使用される解のタイプのため、隣
接のライン間に置かれる可能性のある垂直方向の
接続点数ならびに制御プログラムの２本の垂直方
向ライン内にわたされる可能性のあるノードの数
に関してユーザに制約が与えられざるを得なかつ
たことが判つた。本発明は、ユーザに対して回路
網内に生じ得る縦方向の相互接続の数ならびに回
路網の縦方向の相互接続間のノードの配置に対し
ても何ら制約を及ぼさない制御回路網を提供する
ことによつて、従来技術のプログラム可能なコン
トローラにおける前記の諸問題を取除くものであ
る。これは、各回路網において１つの列における
各ノードに対し上下の両方向に縦方向の電力フロ
ーの解を与える「コラム・ソルバー」（column
solver）と呼ばれるものを使用することにより達
成される。 又本発明は、２つの回路網の間に１つ以上の回
路網を挿入して残りの回路網の番号付けを効果的
に再び行い、これにより回路網の適正な順次解が
必要とされる場合にこの解を確保する能力の如き
従来技術のプログラム可能コントローラには見ら
れない改良を有する、プログラム可能コントロー
ラを提供するものである。 ユーザ・ラインのコイル出力が参照するＩ／Ｏ
システム内の出力点は、ユーザにより割当て可能
であるがライン番号により指示されない。このた
め、更にユーザがその制御プログラムを公式化す
るに際しユーザに対する制約を少くする。 又、本発明はある演算機能に関して多くの離散
的な出力を有するプログラム可能コントローラを
も提供するものである。これ等多数出力は、制御
エンジニアによる演算機能の使用を容易にする。
更に、本発明は、プログラム可能コントローラお
よび階層的制御構造における他のプログラム可能
コントローラの如き相互に連結された装置に関す
るデータの出入れ転送のため、同一のＩ／Ｏモジ
ユールに関して離散状の入出力を提供するのみな
らずレジスタ入出力をも与える。更に、本発明は
CRT（陰極線管）上のカーソル表示を提供し、こ
れは、ラダー形態回路網の任意の選択されたライ
ン内の任意の特定のノードにおける電力状態の実
時間表示をユーザが得るのを可能にする。ユーザ
に対して特殊な探索性能も備えられている。 更に、本プログラム可能コントローラは、厳し
い産業環境に適した独得なモジユラー構成で収納
される。本願と同時に出願された係属中の米国特
許出願においては、本発明の種々の機械的特徴が
開示されている。 全ての改良内容を総合すればその組合せ効果に
よつて低コストで柔軟性に富み、かつ容易に活用
可能なプログラム可能コントローラが提供され
る。 要 約 本発明による改良されたプログラム可能コント
ローラは、第１のハウジング内に密閉された主フ
レームを形成する電源と中央処理装置（CPU）
とメモリー、および入出力組立体からなつてお
り、この入出力組立体は、一端が主フレームに接
続され又デイジー・チエーン状に１個以上のＩ／
Ｏハウジングに接続された入出力（Ｉ／Ｏ）バス
を有している。各Ｉ／Ｏハウジングはその長さに
応じて１乃至４又は１乃至８個のＩ／Ｏモジユー
ルを有する。各Ｉ／Ｏモジユールは、４個の別個
の入力点又は４個の別個の出力点を有する。AC
およびDC入出力に対しては別個のＩ／Ｏモジユ
ールがある。Ｉ／ＯバスはＩ／Ｏダクト内に収納
され、このため組付けが容易であると同時に電磁
的干渉（EMI）保護が有効になる。 ユーザが生成した制御プログラムの挿入は相互
連結可能なプログラミング・パネルによつて行わ
れ、このパネルは、長さが７行迄巾が11列迄の最
大77ノードの電気的ラダー形態の回路網の生成を
可能にする。主フレームと関連してプログラミン
グ・パネルは、回路網上のどのノードに対しても
ユーザがカーソルを移動することを可能にし、プ
ログラミング・パネル上の関連する発光ダイオー
ド（LED）はそのノードの実時間の電力状態を
表示する。 CPUは、更に、主フレームの他の部分による
ノードの解と相互作用して列毎に異なつたライン
即ち行にある隣接するノードの間の縦方向の電力
状態を解くコラム・ソルバーを有する。 プログラミング・パネルにより、ユーザは２つ
の存在する回路網の間に１個以上の回路網を挿入
することができ、この挿入は、その挿入される回
路網の下方の諸回路網がCRTデイスプレイ上に
おいて下げられるのみならず主フレームにより実
行されるとき解の順序においても下げられるよう
にして行われる。この特徴は、どのＩ／Ｏ点に対
してもユーザによるコイル出力の割当てが可能で
あることと相まつて、特にプログラムの解の順序
が重要である場合に更に有効なユーザ・プログラ
ミング可能にする。 最後にメモリーと関連してプログラミング・パ
ネルは、百分率メモリー特性ならび関連した検査
カウントを有し、この検査カウントは、２つの検
査カウントがマツチしない場合にユーザ回路網に
おけるコントローラの作用を阻止するため、パワ
ー・ダウン・シーケンス中記憶されそしてパワ
ー・アツプ・シーケンスの間に得たカウントと比
較される。このため、パワー・アツプ・シーケン
スにおいてメモリーに不正確に記憶されたデータ
が使用されないようにするのである。 従つて、本発明の主な目的は、ラダー形態回路
網の隣接ラインの間の相互接続の迅速かつ有効な
列の解のためコラム・ソルバーと関連して多ノー
ド・ラダー形状電気回路網を生成しかつこれを解
くことができる、改良されたプログラム可能コン
トローラの提供にある。 本発明の別の目的は、CRTプログラミング・
パネルを用いた上記の改良されたプログラム可能
コントローラを提供することであり、このCRT
プログラミング・パネルは、ユーザが生成したラ
ダー形状回路網を表示し、かつユーザが移動可能
なカーソルを有し、このカーソルは、ラダー形状
回路網内の任意のノードに配置することができそ
れによつてCPUにより解かれる時そのノードの
実時間電力状況を関連したLED上に表示できる
ようにする。 本発明の他の目的は、多くの出力に関して演算
機能を実施できそれによつて制御プログラムの他
の部分におけるその演算結果出力の使用を容易に
する、改良されたプログラム可能コントローラの
提供にある。 本発明の更に他の目的は、Ｉ／Ｏシステムが１
個以上のハウジングを有し、各ハウジングが主フ
レームに対して離散的入出力データのみならずデ
ータ処理のためのレジスタ入出力データをも通信
できる１個以上の入力は出力モジユールと接続す
る、改良されたプログラム可能コントローラの提
供にある。 本発明の他の目的は、プログラミング・パネル
と、ユーザが存在する回路網の間に諸回路網を挿
入することを許容しかつ挿入されたそれら回路網
の順次の解を与える関連した主フレームと、を有
する、改良されたプログラム可能コントローラの
提供にある。 本発明の他の目的は、ラインおよび回路網の場
所とは独立的にコイルＩ／Ｏ割当能力を有する、
プログラム可能コントローラの提供にある。 本発明の他の目的は、ユーザ・プログラムのモ
ニタリングおよびデバツギングを容易にする特殊
な探索技法を有する、プログラム可能コントロー
ラの提供にある。 本発明の更に他の目的は、パワー・ダウン・シ
ーケンスの間メモリー内容を示す検査カウントを
生成し、パワー・アツプ・シーケンスの間メモリ
ーの同じ状態を表わす第２の検査カウントを生成
し、そしてそれら２つの検査カウントが同一でな
い場合にコントローラの作用を阻止する、プログ
ラム可能コントローラの提供にある。 本発明の他の目的については、その一部は自明
でありその他は以下に記述されよう。 本発明の性格および目的を更に理解するために
以下の詳細な記述および添付図面を参照された
い。 本発明の最善の実施態様 概 要 第１図乃至第１Ａ図、第１Ｂ図および第２図に
最もよく示される如く、本発明によるプログラム
可能コントローラ２０は、ハウジング２２を有
し、これは、中央処理装置、メモリー２１、およ
びプログラム可能コントローラの残部にDC電力
を供給する電源部３７を含む主フレーム３９を収
容する。このハウジングは、電力インジケータ２
３、実行状態インジケータ２４、メモリー保護キ
ーロツク・スイツチ２５、ユーテイリテイACコ
ネクタ２６、および周辺装置ポート・コネクタ２
７を含んでいる。第１Ａ図に示す如く、バツテ
リ・バツクアツプ電力が低い時これを表示するた
めバツテリ低下表示灯５１も使用できる。周辺装
置ポート・コネクタは、ケーブル（図示せず）に
よりプログラム可能コントローラとプログラミン
グ・パネル２９間の相互通信を提供する。 更にプログラム可能コントローラは、Ｉ／Ｏダ
クト３０、Ｉ／Ｏバス３２、Ｉ／Ｏハウジング３
３、およびＩ／Ｏモジユール３４からなるＩ／Ｏ
システム２８を有する。Ｉ／Ｏダクト３０は、こ
れから下垂する相互に連結された各Ｉ／Ｏハウジ
ング３３と、主フレームを連結する入出力バス３
２（第１Ａ図および第１Ｂ図参照）を収容する。
各Ｉ／Ｏハウジングは、１個乃至８個のＩ／Ｏモ
ジユール３４を内蔵しており、各々はAC又はDC
電圧に対する入力モジユール又は出力モジユール
である。各Ｉ／Ｏモジユールは、４個の出力点又
は入力点を有し、これらは、別個の外部装置と連
結し、あるいはレジスタＩ／Ｏモードで作用する
場合はミニコンピユータ又は階層的プログラム可
能コントローラの如きデータ処理装置と連結する
ためのものである。このプログラム可能コントロ
ーラは、その最大規模の構成においては、256個
の別個の出力を制御でき256個迄の別個の入力に
応答できる。これ等の追加的なＩ／Ｏ点は、第１
図には示されない別のＩ／Ｏハウジングに収容さ
れた別のＩ／Ｏモジユールによつて提供される。
実際に、前記ダクト３０は別のＩ／Ｏハウジング
およびモジユールを提供するため第１図に示され
た両側部ならびにハウジング２２の下方に延在さ
せることができる。周辺装置ポート・コネクタ２
７に連結されるプログラミング・パネル２９に加
えて、テープ・ローダ、他のCRTプログラミン
グ・パネルおよびモニター用コンピユータをこと
ごとく周辺装置ポート・アダプタ３５によりコネ
クタ２７を介して接続することができる。 プログラム可能コネクタの全体部を第３図に示
すが、同図は本コントローラの種々のサブシステ
ムおよびこのサブシステムと外部との間の種々の
連結状態を示している。 主フレームは、ハウジング２２内の一体の組立
体であり、プロセサ、Ｅ５（第１６Ａ図乃至第１
６Ｄ図参照）、読出し専用メモリー（ROM）、常
駐実行プログラム、バツテリバツクアツプされた
ランダム・アクセス・メモリー（RAM）、常駐
ユーザプログラム、およびＩ／Ｏプログラミン
グ・パネル２９と他の周辺装置とＩ／Ｏシステム
２８に対するインターフエースを含む。第１図お
よび第２図に最も良く示す如く、プログラミン
グ・パネル２９は陰極線管（CRT）３６、キー
ボード３８およびLED電力状態表示灯４０から
なり、これ等は全て以下に更に詳細に論述するマ
イクロプロセサ（第２４Ａ図乃至第２８Ｄ図参
照）により支持される。このプログラミング・パ
ネルは第４図および第５図に示される如き１個以
上の回路網によつてユーザ生成のプログラムを表
示し、各回路網は諸ノードを含む７個までのラダ
ー形態の行即ち段（ラング）からなり、これらノ
ードは以下に更に詳細に記述する如く縦方向に連
結されるユーザ選択の諸要素からなる。更にこの
プログラミング・パネルは電力状況およびレジス
タ内容を表示し、制御プログラムに対する変更を
許容する。このように、本発明による基本的プロ
グラム可能コントローラは、Ｉ／Ｏとプログラミ
ング・パネルと他の周辺装置に対しインターフエ
ースする論理解の処理を行う。主フレームのメモ
リー２１は最小256バイトのユーザ用メモリーを
含み、このためユーザは、64の別個の入力と64の
別個の出力と64の内部コイルと62の保持レジスタ
を含むユーザのラダー形態電気回路網において公
称96ノードのプログラムが可能である。それらレ
ジスタはCPUにおいては12ビツトの２進数とし
て表わされ、プログラミング・パネル２９上で表
示するため３桁の10進数へそしてレジスタ・マル
チプレクサを介しＩ／Ｏ部のため３つの２進化10
進数（BCD）に変換される。限られたレジス
タ・データ転送のため、別個のＩ／Ｏモジユール
がCPUのソフトウエアと共に使用され所要の
BCDから２進数へおよび２進数からBCDへの変
換を行う。ユーザ命令セツトは、リレー、ラツ
チ、タイマーおよびカウンタを含み、これ等は全
て第４図および第５図に示した典型的な回路網か
ら最も良く判るように１回路網当り７行×11列の
多ノード・プログラム様式で示される。プログラ
ム可能コントローラは、更に最大32個の入力およ
び出力レジスタのレジスタＩ／Ｏ、および真偽又
は偽真遷移を感知する過渡接触並びに多数出力お
よびステツプ・シーケンスによる計算機能を実施
することができる。このユーザ・メモリーは256
バイトから4096バイト迄拡張することもできる。 機能の説明 コントローラの主フレーム ハウジング２２内のコントローラの主フレーム
３９はユーザの制御プログラムに従つて入力を出
力に変換するのに必要な処理操作を行う。主フレ
ームはＩ／Ｏバス３２に対するインターフエース
とプログラミング・パネル２９の如き周辺装置と
通信するための直列インターフエース２７を含
む。制御部とインジケータは、実行表示灯２４
と、電力OK表示灯２３と、バツテリ低下表示灯
５１と、メモリー保護スイツチ２５からなる。こ
の主フレームの物理的寸法は深さが約150mm（６
インチ）、巾が約380mm（15インチ）、高さが約457
mm（18インチ）であつて、装着用ねじから垂直方
向に懸架され、NEMA規格の約200mm（８イン
チ）のキヤビネツトに組込むようになつている。
液体の防滴形容器内に密閉され、対流によつて冷
却されることにより厳しい産業環境に適するもの
となつている。主フレームCPUは、最大20ミリ
秒に１回ユーザ・プログラムを走査して解き、そ
してシステムは256までの別個の入力、出力およ
びレジスタＩ／Ｏを支持することができる。以下
に更に詳細に述べるように、CPUのソフトウエ
アは連続的に循環する。 それは、各サイクル毎に全フイールド入力を読
出し、入力を出力と関連させるユーザ入力プログ
ラムにより規定される論理的転送機能を実行し、
従つてフイールド出力を発生する。更に、このソ
フトウエアは、周辺装置ポート・アダプター３５
を介してCPUをプログラミング・パネルおよび
（又は）別のEIA装置とインターフエースする。
このインターフエースはユーザ入力プログラムに
対する変更を許容し、プログラミング・パネル２
９における表示のための出力状況情報を与える。
プログラミング・パネル上に表示されたそのユー
ザ・プログラムはリレー型のラダー形態回路網で
あり、この回路網は常開および常閉スイツチ、縦
横両方向の開路および短絡接続部、タイマーおよ
びカウンタ、切換え接点、加減乗除を行う演算機
能部、シーケンサ、および２進数からBCDおよ
びBCDから２進数へのコンバータを含むノード
を備えている。 フイールド入力は、入力モジユール34当り４つ
の割合いで256個までの別個の入力点からなり、
その各々はON又はOFFの状態を有しこれに加え
て32ワード迄のレジスタ・データを有する。レジ
スタ・ワードの各ワードは０乃至999（ベース１
０）の範囲内の２進数を表わしている。これ等の
値はＩ／Ｏバス３２からコントローラへ読込まれ
る。BCDから２進数への変換はレジスタ・マル
チプレクサによつてなされる。全ての入力は少く
とも20ミリ秒毎に１回読まれる。 フイールド出力は、256個までの別個の出力点
からなり、その各々はON又はOFF状態を有し、
これに加えて32までの10ビツト・ワードのレジス
タ・データを有している。これ等の値は、コント
ローラからＩ／Ｏバス３２に送られ、ユーザ・プ
ログラムの実行完了に基いて少くとも20ミリ秒毎
に１回生成される。 主フレームは周辺装置ポート２７を有し、その
目的はプログラミング・パネルに対し、あるいは
周辺装置ポート・アダプタ３５を介してEIAプロ
トコール装置に対してインターフエースすること
である。CPUはこのポートから指令およびデー
タを受入れるが、このポートの目的はコントロー
ラに常駐するユーザ・プログラムを変更し、コン
トローラの状態を変更し、あるいはコントローラ
からデータを抽出することにある。このデータは
ユーザ・プログラムの一部かあるいはプログラム
可能コントローラの状態かのいずれかである。 情報の全ての転送のため、プログラミング・パ
ネル２９の如き周辺装置は指令を開始し、コント
ローラの主フレームはこれに応答する。このこと
は電力データについても妥当する。冗長ビツトは
伝送エラーの検出を助けるため送られる。 更に、主フレームは実行表示灯２４を介して操
作状態および非操作状態を表示する。この表示灯
はコントローラ内の実行プログラムが適正に実行
中である時は常にON、実行プログラムが電源故
障、オンボード診断の障害、あるいは他の介在障
害により停止する時のOFFとなる。全ての離散
的な出力はこのような障害時にはOFFに切換え
られ、パワー・アツプ・シーケンスにおいて１次
電力がオンになる迄OFFの状態を維持する。 主フレームはメモリー保護キーロツク・スイツ
チ２５の状況を感知する。もしメモリー保護措置
がとられるならば、プログラミング・パネルによ
るユーザ・プログラムの変更の試みは許容され
ず、その結果エラー・コードを送出することにな
る。 主フレームは電力OK表示灯２３を介して適正
な電源出力を表示する。 基本的なCPU処理は下記の５つのシステムに
おいて記述することができる。即ち、 １ パワー・アツプ、パワー・ダウン ２ 論理解 ３ 周辺装置ポートのＩ／Ｏ取扱い ４ フイールドＩ／Ｏ取扱い、および ５ オンボード診断 である。 パワー・アツプ時に、CPUは１組の適当な診
断テストを実行してハードウエアが適正に機能し
ていることを確かめる。もしこれ等のテストが失
敗すれば、システムは停止し、予め定めたメモリ
ー・ロケーシヨンにデータを残して何が失敗であ
つたかを識別する。もしこれ等テストに合格すれ
ば、下記のシーケンスが生じる。即ち、 １ 最後に給電が停められた時ONであつたラツ
チと消勢状態の出力を除き全ての出力はOFF
にセツトされ、前記出力はそのON状態を維持
する。 ２ 全ての入力の読出し。および ３ 実行表示灯２４の点灯およびユーザ・ロジツ
クを解き始める。 差し迫つた電源故障の指示時に、プログラム可
能コントローラの順序正しいスタートアツプを可
能にするために適当なパラメータが記憶される。 CPUはユーザ・プログラムのデータ・ベース
を解釈し、このデータ・ベースの内容により決定
される如きフイールド入力に基いてフイールド出
力を発生する。このデータ・ベースにおけるユー
ザのリレー型ラダー形態回路網を表わすために使
用される解釈言語の命令セツトおよび構文につい
ては以下の通りである。種々の命令、アドレス指
定規程、および範囲制約の作用および表示の詳細
についても以下に示される。 命令セツト プログラム可能コントローラの命令セツトには
下記のものが含まれる。即ち、 １ 常開リレー、常閉リレー、水平方向開路、水
平方向短絡、垂直方向短絡、垂直方向開路。 ２ タイマー間隔、0.1秒、１秒、0.01秒、3BCD
桁値。 ３ カウンタ、3BCD桁値。 ４ （ラツチ又はアンラツチされた）コイル。こ
れはON又はOFFに消勢可能。 ５ 遷移リレー接点はOFFからONへの遷移で
ONに導通するか、又は指示された基準のOFF
からONへの遷移時にONに導通。 ６ シーケンサ・ステツピング・スイツチ。 ７ ２進数からBCDへ、およびBCDから２進数
への変換。 ８ Ｂ＋Ｃ＝Ｄの計算 ９ Ｂ−Ｃ＝Ｄの計算、３つの別個の出力、もし
ＢがＣより大ならば１出力はON、もしＢ＝Ｃ
ならば第２の出力がON、もしＢがＣより小さ
いならば第３の出力がON。 10 Ｂ×Ｃ＝Ｄ １つの出力は常に入力I1の論理
値（表10C参照）と等しい。 11 Ｂ÷Ｃ＝Ｄ 除算が適正であれば１つの出力
はON、被除数がオーバーフローすれば第２の
出力はON、もし除数が零に等しければ第３の
出力がON。 それら命令のための構文は、第４図および第５
図において最もよく示された11列×７行の最大サ
イズのラダー形態回路網である。コイルは、全て
の行において回路網の最も右寄りの列のみに生じ
る。全てのコイルはラツチ可能で、コイルと入力
はプログラミング・パネルからON、又はOFFの
状態に消勢することができる。出力Ｉ／Ｏ点に対
するコイル表示はライン番号又は回路網番号とは
無関係である。 本発明の重要な性質は、ユーザ・プログラムの
解の順序である。ユーザ・プログラムは順次回路
網形式で解かれ、各回路網内の列を左方から右方
に移る。この左方から右方への列の解は以下に更
に詳細に述べるコラム・ソルバーによりその一部
が行われるが、このソルバーは、あるライン内の
次のノードへの入力電力状況を、そのノードから
その直ぐ左のノードへの出力電力並びに隣接ライ
ンからそのラインへの垂直方向相互接続により転
送される電力に基いて定める。 このＩ／Ｏは各走査の終りにサービスされ、諸
ユーザ回路網の全てに解を与え、そして入出力の
両方の更新を含む。回路網の順番はユーザの制御
下にあり、従つて諸回路網の解の順序が制御エン
ジニアにとつて重要な場合に、回路網間にある回
路網を挿入することができる。 CPUは、全てのレジスタの値、アドレスおよ
び参照番号値が有効な範囲内にあること、および
全ての命令コードが妥当であること、を保証する
ために必要なデータの妥当性検査を行う。妥当で
ない命令はCPUによつてユーザ・メモリーに導
入されるのが阻止される。もしユーザ・プログラ
ムの実行過程において、非妥当命令又は非妥当ラ
ンダム・アクセス・メモリー検査合計又は障害
Ｉ／Ｏビツトと遭遇する場合は、CPU処理が停
止され、即ち離散出力が落とされ論理解が停止す
る。 プログラミング・パネルのサブシステム 第１図に示す如く、プログラミング・パネル２
９は、プログラム可能コントローラにより実施さ
れるべき機能を決定するための１次オペレータ／
ユーザ・インターフエースを提供する。プログラ
ミング・パネルは、堅固なCRTデイスプレイ３
６と小形の専用機能キーボード３８を有する小形
の携帯可能な装置である。CRTはリレー形のラ
ダー形態を呈する１個以上の回路網を表示する。
このデイスプレイは接点又は機能ブロツクを含む
７×11列のノードを示す。このシステムは一時に
１個の回路網に対して略々実時間の電力表示を提
供するが、回路網がこれを解くためのCPUの走
査時間よりも瀕繁には更新されないため、CRT
リフレツシユ速度とその走査速度との間のビート
の結果として発振接点に対し電力の偽表示を生じ
る可能性がある。これは、真正実時間電力表示用
発光ダイオード（LED）４０を有するプログラ
ミング・パネルにより克服され、これは、カーソ
ルを用いてユーザにより選択された表示回路網内
の選択接点に対し電力表示を行う。この回路網
は、ユーザがそのプログラムの一部をエンター、
編集および削除することができる数字キー・パツ
ドおよび１組の機能ボタンを含んでいる。 プログラミング・パネルは、ユーザが論理回路
網をエンター、修正および削除すること並びにレ
ジスタおよび離散Ｉ／Ｏ点をモニターすることを
可能にする。 第４図および第５図は、制御プログラムの回路
網がCRT上にどのように表示されるかを示して
いる。ユーザ論理プログラムの各ラインは、
CRT上の２行の表示を用いる。これら２行の内
の下側はユーザが特定のライン内の特定の列に挿
入した接点タイプを示す。これら２つのラインは
一連のノード４１を定め、各ノードは、下側行表
示内常開接点４２の如き接点タイプ要素と、第４
図の上方の最も左寄りのノードに対して示された
数１の如き上側行内の接点に対する参照番号とを
含んでいる。諸ノード４１内の各要素に対する参
照は、どのコイルでもよく、第４図および第５図
に示された逐次的順序である必要はない。隣接す
るノード間の水平方向接続は点線４３により行わ
れ、異なつたライン内の隣接ノード間の垂直方向
連結は垂直方向の点線４４で行われる。容易に判
るように、この垂直方向の点線を用いることによ
り、ユーザ・プログラムは、各ラインに対してコ
イル出力を有することを必要としないが、１つの
ラインから他のラインの垂直方向の上方又は下方
のノードを参照することができる。 カーソル４７（斜めの点線で示す）はユーザが
スイツチ４５（第２図参照）を用いて制御でき、
カーソルを回路網上のノードからノードに移動さ
せることができる。カーソルはCRTデイスプレ
イの残部に対して逆の暗影法を用いることにより
表示される。 「現行の回路網」は、回路網内のどこかにカー
ソルを配置することによつて識別されるプログラ
ミング・パネルCRT上のその回路網として規定
される。もしカーソルがどの回路網上にも配置さ
れなければ、この時有効な回路網は存在しない。
電力フローは明暗強化された垂直方向および水平
方向の電力接続部により表示され、この現行回路
網に対して表示される。ある回路網の開始は、第
４図および第５図に示される如き左方の電力レー
ル４６における遮断により表示されている。 回路網は使用できる垂直方向連結部によつてそ
の形状が矩形である必要はないことが容易に判
る。しかし、これ等回路網はCRTデイスプレイ
上の矩形区域を占有することになる。従つて、最
大の列が５個の要素の深さ（即ち、５行を含む）
の回路網はスクリーン上の11×５アレイを必要と
する。回路網内の不使用要素はブランク区域して
表示される。垂直方向の開路および水平方向の開
路は使用された要素として定義される。 諸回路網は、その回路網全体がスクリーン上に
適合し得る場合にのみスクリーン上に表示され
る。スクロール操作により回路網をスクリーン上
で移動させるため、完全に表示できない回路はス
クリーンから消される。 プログラム可能コントローラは、コントローラ
が記憶を保持する以上のデータをプログラミン
グ・パネルを介してユーザが挿入するのを許容し
ない。これを試みてもCRT上に表示されるのは
エラー・コードである。 CRTスクリーンの下方の２つのラインは状
況／アセンブリ区域を形成している。この状況／
アセンブリ区域は、全てが垂直方向に配置された
７つのセクシヨンからなつている。典型的な状況
アセンブリ区域の様式を第６Ａ図乃至第６Ｅ図に
示してある。 第６Ａ図乃至第６Ｅ図に示される如く、状況／
アセンブリ区域の１つは離散的データを表示し、
このため６つのグループのNNNNにより示され
るようにプログラム可能コントローラから最大６
つのデータ値を表示することができる。第１のラ
インは「REF」のラベルを持ち、表示されてい
る項目に対する参照番号を含んでいる。第２のラ
インはそれ等参照要素の現行値であり、「VAL」
のラベルが付けられている。参照要素は、保持レ
ジスタ、入力レジスタ、離散入力および出力、又
は内部コイルである。もしその参照があるレジス
タ値に対するものである場合、そのレジスタの現
行内容は４桁の値として表示される。もしＩ／Ｏ
点に対する参照であれば、この値のフイールドの
第１の位置はＤ又はブランクを含む。このＤは接
点が消勢状態であることを示す。このフイールド
内の他の３つの文字はその接点の状態である
OFF又はONである。この６つの参照場所のどれ
かに配置され得るカーソルを介して別個の表示区
域内に参照が置かれる。 第２の状況／アセンブリ区域は「USED」と表
示され、その下方の数字はユーザ制御プログラム
により充填されているメモリーのバイト数を表示
している。この数はユーザ・データ・ベースにお
いて変更が行われるに伴つて自動的に更新され
る。 前記の７区域の別の区域は、ステツプ番号（ス
テツプ＃）を表示し、CRTデイスプレイ上に示
された現行回路網の位置又は番号である。これは
他の回路網に対するこのユーザ回路網の解の順序
を示す。「Ｎ」なるステツプ番号は、このデー
タ・ベース内において又は解の順序においてこの
回路網に先行する「Ｎ−１」個の回路網があるこ
とを意味している。 ４番目の区域はエラー・フイールドである。こ
れは通常ブランクである。これは、パネルが
「EEEE EEEE EEEE」で状況／アセンブリ区域
に示される如く表示すべきエラー・メツセージを
有している場合にだけ使用される。このエラー・
フイールドは第２図に示された第１エラー・リセ
ツト・キー４８によつてクリアされる。５番目の
区域は、「AAAAA AAAAA」により示される
通知フイールドである。これは状況メツセージを
表示するのに用いられる。このメツセージは、本
文中で以下に説明される探索又はエンター機能の
如き活動が延長された実行期間中生じていること
をユーザに対して示す。又これは、プログラミン
グ・パネルが周辺装置ポートの可用性について待
機中であることも示す。この通知フイールドはメ
ツセージがもはや適合しない時クリアされる。 SHIFTフイールドは状況／アセンブリの６番
目の区域であり、通常ブランクである「Ｓ」によ
つて示されている。これは、シフト・キー４９
（第２図）に押された後にだけ文字「Ｓ」を含む
ことになる。この文字は次のキー・ストローク中
だけスクリーン上に残る。これはこの次キー・ス
トロークがキーボード３８のキーの内のあるキー
上の上側の印により示されたシフトされたキー・
ストロークとして解釈されることを示す。 最後の区域はアセンブリ区域である。この区域
は６×２文字アレイの最も下方で左側にあり、ノ
ードの接触タイプ、参照番号および垂直方向接続
を形成するのに用いられる。これは、第６Ｅ図の
説明中に定義される如き「CCCCV RRRRV」と
して第６Ａ図に示されている。 第２図に示されたLED４０は、カーソル位置
により選択された現行回路網内の任意の１つのノ
ードの電力出力の状況の実時間表示を発生する。 第２図に示す如き、キーボード３８はプログラ
ミング・パネルのユーザ入力装置である。これは
１組の専用キーおよびシフト・キー４９と関連し
て使用できる１組のキーからなる。これ等のキー
は３種の基本的な種類、即ちデータキー４０と、
カーソル制御キー４５と、制御キー５２および機
能キー５４に分けられる。 データ・キー 第２図に示されたデータ・キー５０はアセンブ
リ区域にエンターされるキーとして定義される。
これ等は接触タイプと番号からなる。データ・キ
ーは、表１に示されており、これは、使用される
キーの指示、その名前およびCRTデイスプレイ
に示される記号を示している。 アセンブリ区域は６×２アレイの文字であり、
これはユーザにより現在のキー入力されている接
点、参照番号および垂直方向接続を表わしてい
る。このアセンブリ区域は適正なFUNCTIONキ
ーが押される迄コントローラのメモリーには入れ
られない。 データタは簡単な方法でアセンブリ区域にキー
入力される。数字は現行の参照番号を１位置だけ
左方にシフトさせて新らしい文字を最下位の桁に
エンターさせる。接触タイプと垂直方向コネクタ
は、そのタイプに対するアセンブリ区域内の現行
値を置換する。アセンブリ区域内のデータは保存
され、即ちこれはCLEARキーが押されなければ
クリアされない。参照データ区域は、以下に述べ
るようにアセンブリ区域からの探索引数を用いる
任意の機能キーの操作に続いて新らしい数字キー
を押す時、先行の零で充填される。
組立て、一括順序付け、研摩、溶接、ポリマーの
混合およびその取扱い等の制御ならびにエネルギ
管理等の如き工業制御用途において使用されるプ
ログラム可能なコントローラに関する。 背 景 1970年代の初期におけるプログラム可能なコン
トローラの出現（米国特許第3686639号に開示さ
れる如きもの）以来、これ等装置は多くの工業用
制御用途において使用されるハード・ワイヤ・リ
レー型論理制御システムに取つて代り得るもので
あつた。これに続く数年間にこれ等の装置は更に
強力なものとなり、リレー・ラダー型式の制御プ
ログラムに代るのみならず、調時ならびに計数操
作の如き非リレー型機能の実行並びに米国特許第
3930233号に開示された如きデータ操作および転
送を行うようになつた。たしかに、プログラム可
能コントローラは、最近の数年間で実に数千の出
力を制御し多くの異なつた複雑なデータ操作およ
び転送操作を行う程強力なものになつて来たた
め、多くの場合複雑な工業用制御システムを制御
するためのミニコンピユータにとつてかわること
ができる迄になつた。1976年１月２日出願の係属
中の米国特許出願第646412号および1978年１月30
日出願の分割特許出願第873407号に開示されたモ
デイコン（Modicon）社の型式1084プログラム
可能コントローラは、これ等の大型で強力なコン
トローラ兼データ・プロセサの特徴を備えるもの
である。 又、プログラム可能なコントローラの比較的短
い歴史においては、通常８個以上のハード・ワイ
ヤド・リレーを使用することになる制御プログラ
ムに代つて小型で低コストのプログラム可能なコ
ントローラに対する需要が存在することも知られ
ている。更に、１個以上のノード即ち接点と他の
ノードに関係づけられるコイル出力とを有する電
気回路ラインを表わすラダーの各段を有したラダ
ー・タイプの制御プログラムのみならず、隣接ラ
インの各ノード間に相互接続点を有する論理ライ
ン回路網のプログラミングさえも、制御者に許容
することが屡々要望されることが判つて来た。テ
キサス・インストルメンツ社やアレン・ブラツド
レー社の如きいくつかの企業は回路網内の隣接す
るライン間に相互接続を有し得る制御回路網を用
いてプログラムが可能なプログラミング・パネル
を有するプログラム可能コントローラを提供して
来た。しかし、これ等のプログラム可能なコント
ローラによつて使用される解のタイプのため、隣
接のライン間に置かれる可能性のある垂直方向の
接続点数ならびに制御プログラムの２本の垂直方
向ライン内にわたされる可能性のあるノードの数
に関してユーザに制約が与えられざるを得なかつ
たことが判つた。本発明は、ユーザに対して回路
網内に生じ得る縦方向の相互接続の数ならびに回
路網の縦方向の相互接続間のノードの配置に対し
ても何ら制約を及ぼさない制御回路網を提供する
ことによつて、従来技術のプログラム可能なコン
トローラにおける前記の諸問題を取除くものであ
る。これは、各回路網において１つの列における
各ノードに対し上下の両方向に縦方向の電力フロ
ーの解を与える「コラム・ソルバー」（column
solver）と呼ばれるものを使用することにより達
成される。 又本発明は、２つの回路網の間に１つ以上の回
路網を挿入して残りの回路網の番号付けを効果的
に再び行い、これにより回路網の適正な順次解が
必要とされる場合にこの解を確保する能力の如き
従来技術のプログラム可能コントローラには見ら
れない改良を有する、プログラム可能コントロー
ラを提供するものである。 ユーザ・ラインのコイル出力が参照するＩ／Ｏ
システム内の出力点は、ユーザにより割当て可能
であるがライン番号により指示されない。このた
め、更にユーザがその制御プログラムを公式化す
るに際しユーザに対する制約を少くする。 又、本発明はある演算機能に関して多くの離散
的な出力を有するプログラム可能コントローラを
も提供するものである。これ等多数出力は、制御
エンジニアによる演算機能の使用を容易にする。
更に、本発明は、プログラム可能コントローラお
よび階層的制御構造における他のプログラム可能
コントローラの如き相互に連結された装置に関す
るデータの出入れ転送のため、同一のＩ／Ｏモジ
ユールに関して離散状の入出力を提供するのみな
らずレジスタ入出力をも与える。更に、本発明は
CRT（陰極線管）上のカーソル表示を提供し、こ
れは、ラダー形態回路網の任意の選択されたライ
ン内の任意の特定のノードにおける電力状態の実
時間表示をユーザが得るのを可能にする。ユーザ
に対して特殊な探索性能も備えられている。 更に、本プログラム可能コントローラは、厳し
い産業環境に適した独得なモジユラー構成で収納
される。本願と同時に出願された係属中の米国特
許出願においては、本発明の種々の機械的特徴が
開示されている。 全ての改良内容を総合すればその組合せ効果に
よつて低コストで柔軟性に富み、かつ容易に活用
可能なプログラム可能コントローラが提供され
る。 要 約 本発明による改良されたプログラム可能コント
ローラは、第１のハウジング内に密閉された主フ
レームを形成する電源と中央処理装置（CPU）
とメモリー、および入出力組立体からなつてお
り、この入出力組立体は、一端が主フレームに接
続され又デイジー・チエーン状に１個以上のＩ／
Ｏハウジングに接続された入出力（Ｉ／Ｏ）バス
を有している。各Ｉ／Ｏハウジングはその長さに
応じて１乃至４又は１乃至８個のＩ／Ｏモジユー
ルを有する。各Ｉ／Ｏモジユールは、４個の別個
の入力点又は４個の別個の出力点を有する。AC
およびDC入出力に対しては別個のＩ／Ｏモジユ
ールがある。Ｉ／ＯバスはＩ／Ｏダクト内に収納
され、このため組付けが容易であると同時に電磁
的干渉（EMI）保護が有効になる。 ユーザが生成した制御プログラムの挿入は相互
連結可能なプログラミング・パネルによつて行わ
れ、このパネルは、長さが７行迄巾が11列迄の最
大77ノードの電気的ラダー形態の回路網の生成を
可能にする。主フレームと関連してプログラミン
グ・パネルは、回路網上のどのノードに対しても
ユーザがカーソルを移動することを可能にし、プ
ログラミング・パネル上の関連する発光ダイオー
ド（LED）はそのノードの実時間の電力状態を
表示する。 CPUは、更に、主フレームの他の部分による
ノードの解と相互作用して列毎に異なつたライン
即ち行にある隣接するノードの間の縦方向の電力
状態を解くコラム・ソルバーを有する。 プログラミング・パネルにより、ユーザは２つ
の存在する回路網の間に１個以上の回路網を挿入
することができ、この挿入は、その挿入される回
路網の下方の諸回路網がCRTデイスプレイ上に
おいて下げられるのみならず主フレームにより実
行されるとき解の順序においても下げられるよう
にして行われる。この特徴は、どのＩ／Ｏ点に対
してもユーザによるコイル出力の割当てが可能で
あることと相まつて、特にプログラムの解の順序
が重要である場合に更に有効なユーザ・プログラ
ミング可能にする。 最後にメモリーと関連してプログラミング・パ
ネルは、百分率メモリー特性ならび関連した検査
カウントを有し、この検査カウントは、２つの検
査カウントがマツチしない場合にユーザ回路網に
おけるコントローラの作用を阻止するため、パワ
ー・ダウン・シーケンス中記憶されそしてパワ
ー・アツプ・シーケンスの間に得たカウントと比
較される。このため、パワー・アツプ・シーケン
スにおいてメモリーに不正確に記憶されたデータ
が使用されないようにするのである。 従つて、本発明の主な目的は、ラダー形態回路
網の隣接ラインの間の相互接続の迅速かつ有効な
列の解のためコラム・ソルバーと関連して多ノー
ド・ラダー形状電気回路網を生成しかつこれを解
くことができる、改良されたプログラム可能コン
トローラの提供にある。 本発明の別の目的は、CRTプログラミング・
パネルを用いた上記の改良されたプログラム可能
コントローラを提供することであり、このCRT
プログラミング・パネルは、ユーザが生成したラ
ダー形状回路網を表示し、かつユーザが移動可能
なカーソルを有し、このカーソルは、ラダー形状
回路網内の任意のノードに配置することができそ
れによつてCPUにより解かれる時そのノードの
実時間電力状況を関連したLED上に表示できる
ようにする。 本発明の他の目的は、多くの出力に関して演算
機能を実施できそれによつて制御プログラムの他
の部分におけるその演算結果出力の使用を容易に
する、改良されたプログラム可能コントローラの
提供にある。 本発明の更に他の目的は、Ｉ／Ｏシステムが１
個以上のハウジングを有し、各ハウジングが主フ
レームに対して離散的入出力データのみならずデ
ータ処理のためのレジスタ入出力データをも通信
できる１個以上の入力は出力モジユールと接続す
る、改良されたプログラム可能コントローラの提
供にある。 本発明の他の目的は、プログラミング・パネル
と、ユーザが存在する回路網の間に諸回路網を挿
入することを許容しかつ挿入されたそれら回路網
の順次の解を与える関連した主フレームと、を有
する、改良されたプログラム可能コントローラの
提供にある。 本発明の他の目的は、ラインおよび回路網の場
所とは独立的にコイルＩ／Ｏ割当能力を有する、
プログラム可能コントローラの提供にある。 本発明の他の目的は、ユーザ・プログラムのモ
ニタリングおよびデバツギングを容易にする特殊
な探索技法を有する、プログラム可能コントロー
ラの提供にある。 本発明の更に他の目的は、パワー・ダウン・シ
ーケンスの間メモリー内容を示す検査カウントを
生成し、パワー・アツプ・シーケンスの間メモリ
ーの同じ状態を表わす第２の検査カウントを生成
し、そしてそれら２つの検査カウントが同一でな
い場合にコントローラの作用を阻止する、プログ
ラム可能コントローラの提供にある。 本発明の他の目的については、その一部は自明
でありその他は以下に記述されよう。 本発明の性格および目的を更に理解するために
以下の詳細な記述および添付図面を参照された
い。 本発明の最善の実施態様 概 要 第１図乃至第１Ａ図、第１Ｂ図および第２図に
最もよく示される如く、本発明によるプログラム
可能コントローラ２０は、ハウジング２２を有
し、これは、中央処理装置、メモリー２１、およ
びプログラム可能コントローラの残部にDC電力
を供給する電源部３７を含む主フレーム３９を収
容する。このハウジングは、電力インジケータ２
３、実行状態インジケータ２４、メモリー保護キ
ーロツク・スイツチ２５、ユーテイリテイACコ
ネクタ２６、および周辺装置ポート・コネクタ２
７を含んでいる。第１Ａ図に示す如く、バツテ
リ・バツクアツプ電力が低い時これを表示するた
めバツテリ低下表示灯５１も使用できる。周辺装
置ポート・コネクタは、ケーブル（図示せず）に
よりプログラム可能コントローラとプログラミン
グ・パネル２９間の相互通信を提供する。 更にプログラム可能コントローラは、Ｉ／Ｏダ
クト３０、Ｉ／Ｏバス３２、Ｉ／Ｏハウジング３
３、およびＩ／Ｏモジユール３４からなるＩ／Ｏ
システム２８を有する。Ｉ／Ｏダクト３０は、こ
れから下垂する相互に連結された各Ｉ／Ｏハウジ
ング３３と、主フレームを連結する入出力バス３
２（第１Ａ図および第１Ｂ図参照）を収容する。
各Ｉ／Ｏハウジングは、１個乃至８個のＩ／Ｏモ
ジユール３４を内蔵しており、各々はAC又はDC
電圧に対する入力モジユール又は出力モジユール
である。各Ｉ／Ｏモジユールは、４個の出力点又
は入力点を有し、これらは、別個の外部装置と連
結し、あるいはレジスタＩ／Ｏモードで作用する
場合はミニコンピユータ又は階層的プログラム可
能コントローラの如きデータ処理装置と連結する
ためのものである。このプログラム可能コントロ
ーラは、その最大規模の構成においては、256個
の別個の出力を制御でき256個迄の別個の入力に
応答できる。これ等の追加的なＩ／Ｏ点は、第１
図には示されない別のＩ／Ｏハウジングに収容さ
れた別のＩ／Ｏモジユールによつて提供される。
実際に、前記ダクト３０は別のＩ／Ｏハウジング
およびモジユールを提供するため第１図に示され
た両側部ならびにハウジング２２の下方に延在さ
せることができる。周辺装置ポート・コネクタ２
７に連結されるプログラミング・パネル２９に加
えて、テープ・ローダ、他のCRTプログラミン
グ・パネルおよびモニター用コンピユータをこと
ごとく周辺装置ポート・アダプタ３５によりコネ
クタ２７を介して接続することができる。 プログラム可能コネクタの全体部を第３図に示
すが、同図は本コントローラの種々のサブシステ
ムおよびこのサブシステムと外部との間の種々の
連結状態を示している。 主フレームは、ハウジング２２内の一体の組立
体であり、プロセサ、Ｅ５（第１６Ａ図乃至第１
６Ｄ図参照）、読出し専用メモリー（ROM）、常
駐実行プログラム、バツテリバツクアツプされた
ランダム・アクセス・メモリー（RAM）、常駐
ユーザプログラム、およびＩ／Ｏプログラミン
グ・パネル２９と他の周辺装置とＩ／Ｏシステム
２８に対するインターフエースを含む。第１図お
よび第２図に最も良く示す如く、プログラミン
グ・パネル２９は陰極線管（CRT）３６、キー
ボード３８およびLED電力状態表示灯４０から
なり、これ等は全て以下に更に詳細に論述するマ
イクロプロセサ（第２４Ａ図乃至第２８Ｄ図参
照）により支持される。このプログラミング・パ
ネルは第４図および第５図に示される如き１個以
上の回路網によつてユーザ生成のプログラムを表
示し、各回路網は諸ノードを含む７個までのラダ
ー形態の行即ち段（ラング）からなり、これらノ
ードは以下に更に詳細に記述する如く縦方向に連
結されるユーザ選択の諸要素からなる。更にこの
プログラミング・パネルは電力状況およびレジス
タ内容を表示し、制御プログラムに対する変更を
許容する。このように、本発明による基本的プロ
グラム可能コントローラは、Ｉ／Ｏとプログラミ
ング・パネルと他の周辺装置に対しインターフエ
ースする論理解の処理を行う。主フレームのメモ
リー２１は最小256バイトのユーザ用メモリーを
含み、このためユーザは、64の別個の入力と64の
別個の出力と64の内部コイルと62の保持レジスタ
を含むユーザのラダー形態電気回路網において公
称96ノードのプログラムが可能である。それらレ
ジスタはCPUにおいては12ビツトの２進数とし
て表わされ、プログラミング・パネル２９上で表
示するため３桁の10進数へそしてレジスタ・マル
チプレクサを介しＩ／Ｏ部のため３つの２進化10
進数（BCD）に変換される。限られたレジス
タ・データ転送のため、別個のＩ／Ｏモジユール
がCPUのソフトウエアと共に使用され所要の
BCDから２進数へおよび２進数からBCDへの変
換を行う。ユーザ命令セツトは、リレー、ラツ
チ、タイマーおよびカウンタを含み、これ等は全
て第４図および第５図に示した典型的な回路網か
ら最も良く判るように１回路網当り７行×11列の
多ノード・プログラム様式で示される。プログラ
ム可能コントローラは、更に最大32個の入力およ
び出力レジスタのレジスタＩ／Ｏ、および真偽又
は偽真遷移を感知する過渡接触並びに多数出力お
よびステツプ・シーケンスによる計算機能を実施
することができる。このユーザ・メモリーは256
バイトから4096バイト迄拡張することもできる。 機能の説明 コントローラの主フレーム ハウジング２２内のコントローラの主フレーム
３９はユーザの制御プログラムに従つて入力を出
力に変換するのに必要な処理操作を行う。主フレ
ームはＩ／Ｏバス３２に対するインターフエース
とプログラミング・パネル２９の如き周辺装置と
通信するための直列インターフエース２７を含
む。制御部とインジケータは、実行表示灯２４
と、電力OK表示灯２３と、バツテリ低下表示灯
５１と、メモリー保護スイツチ２５からなる。こ
の主フレームの物理的寸法は深さが約150mm（６
インチ）、巾が約380mm（15インチ）、高さが約457
mm（18インチ）であつて、装着用ねじから垂直方
向に懸架され、NEMA規格の約200mm（８イン
チ）のキヤビネツトに組込むようになつている。
液体の防滴形容器内に密閉され、対流によつて冷
却されることにより厳しい産業環境に適するもの
となつている。主フレームCPUは、最大20ミリ
秒に１回ユーザ・プログラムを走査して解き、そ
してシステムは256までの別個の入力、出力およ
びレジスタＩ／Ｏを支持することができる。以下
に更に詳細に述べるように、CPUのソフトウエ
アは連続的に循環する。 それは、各サイクル毎に全フイールド入力を読
出し、入力を出力と関連させるユーザ入力プログ
ラムにより規定される論理的転送機能を実行し、
従つてフイールド出力を発生する。更に、このソ
フトウエアは、周辺装置ポート・アダプター３５
を介してCPUをプログラミング・パネルおよび
（又は）別のEIA装置とインターフエースする。
このインターフエースはユーザ入力プログラムに
対する変更を許容し、プログラミング・パネル２
９における表示のための出力状況情報を与える。
プログラミング・パネル上に表示されたそのユー
ザ・プログラムはリレー型のラダー形態回路網で
あり、この回路網は常開および常閉スイツチ、縦
横両方向の開路および短絡接続部、タイマーおよ
びカウンタ、切換え接点、加減乗除を行う演算機
能部、シーケンサ、および２進数からBCDおよ
びBCDから２進数へのコンバータを含むノード
を備えている。 フイールド入力は、入力モジユール34当り４つ
の割合いで256個までの別個の入力点からなり、
その各々はON又はOFFの状態を有しこれに加え
て32ワード迄のレジスタ・データを有する。レジ
スタ・ワードの各ワードは０乃至999（ベース１
０）の範囲内の２進数を表わしている。これ等の
値はＩ／Ｏバス３２からコントローラへ読込まれ
る。BCDから２進数への変換はレジスタ・マル
チプレクサによつてなされる。全ての入力は少く
とも20ミリ秒毎に１回読まれる。 フイールド出力は、256個までの別個の出力点
からなり、その各々はON又はOFF状態を有し、
これに加えて32までの10ビツト・ワードのレジス
タ・データを有している。これ等の値は、コント
ローラからＩ／Ｏバス３２に送られ、ユーザ・プ
ログラムの実行完了に基いて少くとも20ミリ秒毎
に１回生成される。 主フレームは周辺装置ポート２７を有し、その
目的はプログラミング・パネルに対し、あるいは
周辺装置ポート・アダプタ３５を介してEIAプロ
トコール装置に対してインターフエースすること
である。CPUはこのポートから指令およびデー
タを受入れるが、このポートの目的はコントロー
ラに常駐するユーザ・プログラムを変更し、コン
トローラの状態を変更し、あるいはコントローラ
からデータを抽出することにある。このデータは
ユーザ・プログラムの一部かあるいはプログラム
可能コントローラの状態かのいずれかである。 情報の全ての転送のため、プログラミング・パ
ネル２９の如き周辺装置は指令を開始し、コント
ローラの主フレームはこれに応答する。このこと
は電力データについても妥当する。冗長ビツトは
伝送エラーの検出を助けるため送られる。 更に、主フレームは実行表示灯２４を介して操
作状態および非操作状態を表示する。この表示灯
はコントローラ内の実行プログラムが適正に実行
中である時は常にON、実行プログラムが電源故
障、オンボード診断の障害、あるいは他の介在障
害により停止する時のOFFとなる。全ての離散
的な出力はこのような障害時にはOFFに切換え
られ、パワー・アツプ・シーケンスにおいて１次
電力がオンになる迄OFFの状態を維持する。 主フレームはメモリー保護キーロツク・スイツ
チ２５の状況を感知する。もしメモリー保護措置
がとられるならば、プログラミング・パネルによ
るユーザ・プログラムの変更の試みは許容され
ず、その結果エラー・コードを送出することにな
る。 主フレームは電力OK表示灯２３を介して適正
な電源出力を表示する。 基本的なCPU処理は下記の５つのシステムに
おいて記述することができる。即ち、 １ パワー・アツプ、パワー・ダウン ２ 論理解 ３ 周辺装置ポートのＩ／Ｏ取扱い ４ フイールドＩ／Ｏ取扱い、および ５ オンボード診断 である。 パワー・アツプ時に、CPUは１組の適当な診
断テストを実行してハードウエアが適正に機能し
ていることを確かめる。もしこれ等のテストが失
敗すれば、システムは停止し、予め定めたメモリ
ー・ロケーシヨンにデータを残して何が失敗であ
つたかを識別する。もしこれ等テストに合格すれ
ば、下記のシーケンスが生じる。即ち、 １ 最後に給電が停められた時ONであつたラツ
チと消勢状態の出力を除き全ての出力はOFF
にセツトされ、前記出力はそのON状態を維持
する。 ２ 全ての入力の読出し。および ３ 実行表示灯２４の点灯およびユーザ・ロジツ
クを解き始める。 差し迫つた電源故障の指示時に、プログラム可
能コントローラの順序正しいスタートアツプを可
能にするために適当なパラメータが記憶される。 CPUはユーザ・プログラムのデータ・ベース
を解釈し、このデータ・ベースの内容により決定
される如きフイールド入力に基いてフイールド出
力を発生する。このデータ・ベースにおけるユー
ザのリレー型ラダー形態回路網を表わすために使
用される解釈言語の命令セツトおよび構文につい
ては以下の通りである。種々の命令、アドレス指
定規程、および範囲制約の作用および表示の詳細
についても以下に示される。 命令セツト プログラム可能コントローラの命令セツトには
下記のものが含まれる。即ち、 １ 常開リレー、常閉リレー、水平方向開路、水
平方向短絡、垂直方向短絡、垂直方向開路。 ２ タイマー間隔、0.1秒、１秒、0.01秒、3BCD
桁値。 ３ カウンタ、3BCD桁値。 ４ （ラツチ又はアンラツチされた）コイル。こ
れはON又はOFFに消勢可能。 ５ 遷移リレー接点はOFFからONへの遷移で
ONに導通するか、又は指示された基準のOFF
からONへの遷移時にONに導通。 ６ シーケンサ・ステツピング・スイツチ。 ７ ２進数からBCDへ、およびBCDから２進数
への変換。 ８ Ｂ＋Ｃ＝Ｄの計算 ９ Ｂ−Ｃ＝Ｄの計算、３つの別個の出力、もし
ＢがＣより大ならば１出力はON、もしＢ＝Ｃ
ならば第２の出力がON、もしＢがＣより小さ
いならば第３の出力がON。 10 Ｂ×Ｃ＝Ｄ １つの出力は常に入力I1の論理
値（表10C参照）と等しい。 11 Ｂ÷Ｃ＝Ｄ 除算が適正であれば１つの出力
はON、被除数がオーバーフローすれば第２の
出力はON、もし除数が零に等しければ第３の
出力がON。 それら命令のための構文は、第４図および第５
図において最もよく示された11列×７行の最大サ
イズのラダー形態回路網である。コイルは、全て
の行において回路網の最も右寄りの列のみに生じ
る。全てのコイルはラツチ可能で、コイルと入力
はプログラミング・パネルからON、又はOFFの
状態に消勢することができる。出力Ｉ／Ｏ点に対
するコイル表示はライン番号又は回路網番号とは
無関係である。 本発明の重要な性質は、ユーザ・プログラムの
解の順序である。ユーザ・プログラムは順次回路
網形式で解かれ、各回路網内の列を左方から右方
に移る。この左方から右方への列の解は以下に更
に詳細に述べるコラム・ソルバーによりその一部
が行われるが、このソルバーは、あるライン内の
次のノードへの入力電力状況を、そのノードから
その直ぐ左のノードへの出力電力並びに隣接ライ
ンからそのラインへの垂直方向相互接続により転
送される電力に基いて定める。 このＩ／Ｏは各走査の終りにサービスされ、諸
ユーザ回路網の全てに解を与え、そして入出力の
両方の更新を含む。回路網の順番はユーザの制御
下にあり、従つて諸回路網の解の順序が制御エン
ジニアにとつて重要な場合に、回路網間にある回
路網を挿入することができる。 CPUは、全てのレジスタの値、アドレスおよ
び参照番号値が有効な範囲内にあること、および
全ての命令コードが妥当であること、を保証する
ために必要なデータの妥当性検査を行う。妥当で
ない命令はCPUによつてユーザ・メモリーに導
入されるのが阻止される。もしユーザ・プログラ
ムの実行過程において、非妥当命令又は非妥当ラ
ンダム・アクセス・メモリー検査合計又は障害
Ｉ／Ｏビツトと遭遇する場合は、CPU処理が停
止され、即ち離散出力が落とされ論理解が停止す
る。 プログラミング・パネルのサブシステム 第１図に示す如く、プログラミング・パネル２
９は、プログラム可能コントローラにより実施さ
れるべき機能を決定するための１次オペレータ／
ユーザ・インターフエースを提供する。プログラ
ミング・パネルは、堅固なCRTデイスプレイ３
６と小形の専用機能キーボード３８を有する小形
の携帯可能な装置である。CRTはリレー形のラ
ダー形態を呈する１個以上の回路網を表示する。
このデイスプレイは接点又は機能ブロツクを含む
７×11列のノードを示す。このシステムは一時に
１個の回路網に対して略々実時間の電力表示を提
供するが、回路網がこれを解くためのCPUの走
査時間よりも瀕繁には更新されないため、CRT
リフレツシユ速度とその走査速度との間のビート
の結果として発振接点に対し電力の偽表示を生じ
る可能性がある。これは、真正実時間電力表示用
発光ダイオード（LED）４０を有するプログラ
ミング・パネルにより克服され、これは、カーソ
ルを用いてユーザにより選択された表示回路網内
の選択接点に対し電力表示を行う。この回路網
は、ユーザがそのプログラムの一部をエンター、
編集および削除することができる数字キー・パツ
ドおよび１組の機能ボタンを含んでいる。 プログラミング・パネルは、ユーザが論理回路
網をエンター、修正および削除すること並びにレ
ジスタおよび離散Ｉ／Ｏ点をモニターすることを
可能にする。 第４図および第５図は、制御プログラムの回路
網がCRT上にどのように表示されるかを示して
いる。ユーザ論理プログラムの各ラインは、
CRT上の２行の表示を用いる。これら２行の内
の下側はユーザが特定のライン内の特定の列に挿
入した接点タイプを示す。これら２つのラインは
一連のノード４１を定め、各ノードは、下側行表
示内常開接点４２の如き接点タイプ要素と、第４
図の上方の最も左寄りのノードに対して示された
数１の如き上側行内の接点に対する参照番号とを
含んでいる。諸ノード４１内の各要素に対する参
照は、どのコイルでもよく、第４図および第５図
に示された逐次的順序である必要はない。隣接す
るノード間の水平方向接続は点線４３により行わ
れ、異なつたライン内の隣接ノード間の垂直方向
連結は垂直方向の点線４４で行われる。容易に判
るように、この垂直方向の点線を用いることによ
り、ユーザ・プログラムは、各ラインに対してコ
イル出力を有することを必要としないが、１つの
ラインから他のラインの垂直方向の上方又は下方
のノードを参照することができる。 カーソル４７（斜めの点線で示す）はユーザが
スイツチ４５（第２図参照）を用いて制御でき、
カーソルを回路網上のノードからノードに移動さ
せることができる。カーソルはCRTデイスプレ
イの残部に対して逆の暗影法を用いることにより
表示される。 「現行の回路網」は、回路網内のどこかにカー
ソルを配置することによつて識別されるプログラ
ミング・パネルCRT上のその回路網として規定
される。もしカーソルがどの回路網上にも配置さ
れなければ、この時有効な回路網は存在しない。
電力フローは明暗強化された垂直方向および水平
方向の電力接続部により表示され、この現行回路
網に対して表示される。ある回路網の開始は、第
４図および第５図に示される如き左方の電力レー
ル４６における遮断により表示されている。 回路網は使用できる垂直方向連結部によつてそ
の形状が矩形である必要はないことが容易に判
る。しかし、これ等回路網はCRTデイスプレイ
上の矩形区域を占有することになる。従つて、最
大の列が５個の要素の深さ（即ち、５行を含む）
の回路網はスクリーン上の11×５アレイを必要と
する。回路網内の不使用要素はブランク区域して
表示される。垂直方向の開路および水平方向の開
路は使用された要素として定義される。 諸回路網は、その回路網全体がスクリーン上に
適合し得る場合にのみスクリーン上に表示され
る。スクロール操作により回路網をスクリーン上
で移動させるため、完全に表示できない回路はス
クリーンから消される。 プログラム可能コントローラは、コントローラ
が記憶を保持する以上のデータをプログラミン
グ・パネルを介してユーザが挿入するのを許容し
ない。これを試みてもCRT上に表示されるのは
エラー・コードである。 CRTスクリーンの下方の２つのラインは状
況／アセンブリ区域を形成している。この状況／
アセンブリ区域は、全てが垂直方向に配置された
７つのセクシヨンからなつている。典型的な状況
アセンブリ区域の様式を第６Ａ図乃至第６Ｅ図に
示してある。 第６Ａ図乃至第６Ｅ図に示される如く、状況／
アセンブリ区域の１つは離散的データを表示し、
このため６つのグループのNNNNにより示され
るようにプログラム可能コントローラから最大６
つのデータ値を表示することができる。第１のラ
インは「REF」のラベルを持ち、表示されてい
る項目に対する参照番号を含んでいる。第２のラ
インはそれ等参照要素の現行値であり、「VAL」
のラベルが付けられている。参照要素は、保持レ
ジスタ、入力レジスタ、離散入力および出力、又
は内部コイルである。もしその参照があるレジス
タ値に対するものである場合、そのレジスタの現
行内容は４桁の値として表示される。もしＩ／Ｏ
点に対する参照であれば、この値のフイールドの
第１の位置はＤ又はブランクを含む。このＤは接
点が消勢状態であることを示す。このフイールド
内の他の３つの文字はその接点の状態である
OFF又はONである。この６つの参照場所のどれ
かに配置され得るカーソルを介して別個の表示区
域内に参照が置かれる。 第２の状況／アセンブリ区域は「USED」と表
示され、その下方の数字はユーザ制御プログラム
により充填されているメモリーのバイト数を表示
している。この数はユーザ・データ・ベースにお
いて変更が行われるに伴つて自動的に更新され
る。 前記の７区域の別の区域は、ステツプ番号（ス
テツプ＃）を表示し、CRTデイスプレイ上に示
された現行回路網の位置又は番号である。これは
他の回路網に対するこのユーザ回路網の解の順序
を示す。「Ｎ」なるステツプ番号は、このデー
タ・ベース内において又は解の順序においてこの
回路網に先行する「Ｎ−１」個の回路網があるこ
とを意味している。 ４番目の区域はエラー・フイールドである。こ
れは通常ブランクである。これは、パネルが
「EEEE EEEE EEEE」で状況／アセンブリ区域
に示される如く表示すべきエラー・メツセージを
有している場合にだけ使用される。このエラー・
フイールドは第２図に示された第１エラー・リセ
ツト・キー４８によつてクリアされる。５番目の
区域は、「AAAAA AAAAA」により示される
通知フイールドである。これは状況メツセージを
表示するのに用いられる。このメツセージは、本
文中で以下に説明される探索又はエンター機能の
如き活動が延長された実行期間中生じていること
をユーザに対して示す。又これは、プログラミン
グ・パネルが周辺装置ポートの可用性について待
機中であることも示す。この通知フイールドはメ
ツセージがもはや適合しない時クリアされる。 SHIFTフイールドは状況／アセンブリの６番
目の区域であり、通常ブランクである「Ｓ」によ
つて示されている。これは、シフト・キー４９
（第２図）に押された後にだけ文字「Ｓ」を含む
ことになる。この文字は次のキー・ストローク中
だけスクリーン上に残る。これはこの次キー・ス
トロークがキーボード３８のキーの内のあるキー
上の上側の印により示されたシフトされたキー・
ストロークとして解釈されることを示す。 最後の区域はアセンブリ区域である。この区域
は６×２文字アレイの最も下方で左側にあり、ノ
ードの接触タイプ、参照番号および垂直方向接続
を形成するのに用いられる。これは、第６Ｅ図の
説明中に定義される如き「CCCCV RRRRV」と
して第６Ａ図に示されている。 第２図に示されたLED４０は、カーソル位置
により選択された現行回路網内の任意の１つのノ
ードの電力出力の状況の実時間表示を発生する。 第２図に示す如き、キーボード３８はプログラ
ミング・パネルのユーザ入力装置である。これは
１組の専用キーおよびシフト・キー４９と関連し
て使用できる１組のキーからなる。これ等のキー
は３種の基本的な種類、即ちデータキー４０と、
カーソル制御キー４５と、制御キー５２および機
能キー５４に分けられる。 データ・キー 第２図に示されたデータ・キー５０はアセンブ
リ区域にエンターされるキーとして定義される。
これ等は接触タイプと番号からなる。データ・キ
ーは、表１に示されており、これは、使用される
キーの指示、その名前およびCRTデイスプレイ
に示される記号を示している。 アセンブリ区域は６×２アレイの文字であり、
これはユーザにより現在のキー入力されている接
点、参照番号および垂直方向接続を表わしてい
る。このアセンブリ区域は適正なFUNCTIONキ
ーが押される迄コントローラのメモリーには入れ
られない。 データタは簡単な方法でアセンブリ区域にキー
入力される。数字は現行の参照番号を１位置だけ
左方にシフトさせて新らしい文字を最下位の桁に
エンターさせる。接触タイプと垂直方向コネクタ
は、そのタイプに対するアセンブリ区域内の現行
値を置換する。アセンブリ区域内のデータは保存
され、即ちこれはCLEARキーが押されなければ
クリアされない。参照データ区域は、以下に述べ
るようにアセンブリ区域からの探索引数を用いる
任意の機能キーの操作に続いて新らしい数字キー
を押す時、先行の零で充填される。
【表】
カーソル制御キー４５
プログラミング・パネルは下掲の表２に示す如
く４個のカーソル制御キーを支持する。 カーソル４１の（第４図参照）はCRTスクリ
ーン上で水平方向にラツプアラウンドするが垂直
方向のラツプアラウンドは有していない。 もしカーソルが１つの回路網から他の回路網に
わたるならば、新しい回路網はコントローラから
再び取出されて現行の回路網となる。 制約を受けないカーソルの移動はユーザの論理
表示と個別の表示区域とにわたつて許容される。
カーソルの場所はそのビデオ反転像によつて表示
される。各カーソル位置はスクリーン上の６×２
アレイの文字である。 機能キー 機能キーはプログラム可能コントローラ内に活
動を生ぜしめる。表３は機能キーおよびこれらを
発生するのに使用されるキー・ストロークについ
て説明している。 ENTER機能は、データをアセンブリ区域から
スクリーン上のカーソル位置へ移動させそしてコ
ントローラのメモリーを更新する。コントロー
ラ・メモリーに変更が行われる迄はスクリーン上
には変化が生じない。次の３つの制約条件が付さ
れている。即ち、 １ 参照番号はノードのタイプおよびコントロー
ラの容量に対して有効でなければならない。 ２ ある種のノード置換は有効でない。 ３ 回路網に沿つたノードの配置にはある制約が
ある。 表 ２キー 名 称 ↑ カーソルを１位置だけ上方へ移動 ↓ カーソルを１位置だけ下方へ移動 → カーソルを１位置だけ右方へ移動 ← カーソルを１位置だけ左方向へ移動
く４個のカーソル制御キーを支持する。 カーソル４１の（第４図参照）はCRTスクリ
ーン上で水平方向にラツプアラウンドするが垂直
方向のラツプアラウンドは有していない。 もしカーソルが１つの回路網から他の回路網に
わたるならば、新しい回路網はコントローラから
再び取出されて現行の回路網となる。 制約を受けないカーソルの移動はユーザの論理
表示と個別の表示区域とにわたつて許容される。
カーソルの場所はそのビデオ反転像によつて表示
される。各カーソル位置はスクリーン上の６×２
アレイの文字である。 機能キー 機能キーはプログラム可能コントローラ内に活
動を生ぜしめる。表３は機能キーおよびこれらを
発生するのに使用されるキー・ストロークについ
て説明している。 ENTER機能は、データをアセンブリ区域から
スクリーン上のカーソル位置へ移動させそしてコ
ントローラのメモリーを更新する。コントロー
ラ・メモリーに変更が行われる迄はスクリーン上
には変化が生じない。次の３つの制約条件が付さ
れている。即ち、 １ 参照番号はノードのタイプおよびコントロー
ラの容量に対して有効でなければならない。 ２ ある種のノード置換は有効でない。 ３ 回路網に沿つたノードの配置にはある制約が
ある。 表 ２キー 名 称 ↑ カーソルを１位置だけ上方へ移動 ↓ カーソルを１位置だけ下方へ移動 → カーソルを１位置だけ右方へ移動 ← カーソルを１位置だけ左方向へ移動
【表】
示された位置へデ
ータを移動
ータを移動
【表】
ツト
現存ノードの変更を試みる時には、アセンブリ
区域内に現在あるデータのみを使用する。規定さ
れていないフイールドは変更されない。規定され
ないフイールドはアセンブリ区域においては空白
の反転像として維持される。規定されたフイール
ドはエントリのスタート時の通常のビデオ像に戻
る。第７図はアセンブリ区域における表示、カー
ソル位置の接点、および現存のノードに対する変
更が行われる場合のカーソル位置の結果を示して
いる。 参照番号はノード・タイプおよびコントローラ
の容量に対して有効なものでなければならない。
例えば、もしコントローラが62個のレジスタを有
ししかもレジスタ４０６３を参照する試みが行わ
れるならば、エラー・コードが生成される。別個
のＩ／Ｏに対しては有効な参照が規定され、そし
て各プログラム可能コントローラに対してはレジ
スタ・スペースが規定される。コントローラは全
ての変更を任意のユーザ論理を変更する前に有効
化する。表４に示した規則に従つて接点タイプの
変更が許容される。
現存ノードの変更を試みる時には、アセンブリ
区域内に現在あるデータのみを使用する。規定さ
れていないフイールドは変更されない。規定され
ないフイールドはアセンブリ区域においては空白
の反転像として維持される。規定されたフイール
ドはエントリのスタート時の通常のビデオ像に戻
る。第７図はアセンブリ区域における表示、カー
ソル位置の接点、および現存のノードに対する変
更が行われる場合のカーソル位置の結果を示して
いる。 参照番号はノード・タイプおよびコントローラ
の容量に対して有効なものでなければならない。
例えば、もしコントローラが62個のレジスタを有
ししかもレジスタ４０６３を参照する試みが行わ
れるならば、エラー・コードが生成される。別個
のＩ／Ｏに対しては有効な参照が規定され、そし
て各プログラム可能コントローラに対してはレジ
スタ・スペースが規定される。コントローラは全
ての変更を任意のユーザ論理を変更する前に有効
化する。表４に示した規則に従つて接点タイプの
変更が許容される。
【表】
プログラミングがライン上に行われる（即ち、
コントローラが作動中）ため、又部分的にエンタ
ーされたプログラムでもコントローラにより解釈
可能であるため、回路網内へのノードのエンター
の順序にはある制約がある。このように、プログ
ラムされた最初のノードは常に回路網の頂部の左
隅部になければならない。次にプログラムされた
ノードは最初のノードの下方又は右側の隣位置で
よい。プログラミングはこのように下記の規則に
従つて続行する。即ち、 １ 最初の行の最も右側のプログラムされたノー
ドの左方にはプログラムされていないノードは
ない。 ２ 最初の行内のプログラムされたノードについ
ては、右方又は左方の列内にノードが存在する
かどうかに拘わらずその下方に列を延長するこ
とができる。 もしカーソルがスクリーンの参照表示区域内に
おかれるならば、ENTERキーはVALUE区域に
その参照番号を移動しそしてコントローラ内の参
照レジスタを更新する。参照区域において既に参
照されたレジスタに関してのみENTERキーが使
用できる。このENTERキーはメモリー保護が付
勢状態にあるならば機能しない。 START NEXT START NEXTキーはコントローラ・メモリ
ー内に新らしい回路網を作るために用いられる。
回路網は現行回路網の後のデータ・ベースに挿入
される。もし回路網（ステツプ）番号がＮである
回路網にカーソルがあるならば、新らしい回路網
の番号はＮ＋１となる。CLEARキーを用いて回
路網番号をリセツトすることによつて論理デー
タ・ベースの始めに回路網が挿入され、次に
START NEXTキーがこのデータ・ベースの始
めにその新らしい回路網をおく。この新回路網は
回路網番号１を持つ。STARTキーが押される
と、状況区域内のSTART INDICATORにはワ
ード「START」がロードされ、そしてその回路
網のためCRTデイスプレイ上にペースが形成さ
れる。もし論理の始め以外に挿入が生じるなら
ば、現行回路網の後に新回路網がスクリーン上に
形成される。ブランク・ラインは、カーソルをそ
のラインの左端位置に向けることにより保持され
る。もしスクリーン上に古い現行回路網に直ぐ続
かないステツプ番号を有する回路網がその古い現
行回路網の後にある場合、これは可能であれば１
ラインだけ下方にシフトされる。もしこの操作が
回路網の一部を消滅させるならば、この回路網全
体が除去される。もしその古い回路網がスクリー
ンの底部にあつて最後の行を占有する場合、スク
リーンをスペースが作るために上方にシフトされ
る。その古い回路網が７行を占有する場合だけス
クリーンから消去させる。データ・ベースの始め
における挿入は空白のスクリーンを生じ、この場
合このような論理を構成することはCLEARキー
によつて行われる。 新らしい回路網が生成されると、CRT上のそ
の回路網番号は更新され、次いでこの新回路網は
電力表示の目的のため現行回路網で表示される。
STARTキーはメモリー保護が付勢されている場
合には機能しない。 DELETE DELETEキーはコントローラ内のデータ・ベ
ースから現行ノードを取除く。諸ノードは列の底
部においてのみ削除される。最初の行のノードは
その右側に接点がない場合に削除できる。これは
データ・ベースの一体性を保持する上で必要であ
る。多重ノード接点（TIMER／COUNTER／
CALCULATE）の削除の結果として、その接点
のノード全てが削除される。この削除は、タイマ
ーおよびカウンタに対するPRESETノードおよ
び計算機能に対する「Ｂ」ノードのみにおいて生
じる。 ユーザは１つの回路網内の全ての接点を削除す
ることはできるが、回路網そのものの削除はでき
ない。DELETE NETWORK機能が回路網全体
を削除するために用いられなければならない。ノ
ードを持たない回路網は、START OF
NETWORKインジケータおよびスクリーンの残
部にわたる無効ノードを有するラインとして表示
される。無効回路網はスクリーン上で１つのライ
ンを占有する。このDELETEキーはメモリー保
護が付勢されている場合には機能しない。 DELETE NETWORK このDELETE NETWORK機能は論理デー
タ・ベースから現行の回路網を取除く。この現行
回路網はこのデータ・ベースから取除かれ、この
回路網に占有されたスクリーン上の区域はブラン
クとなる。カーソルはこの空白スペースに残る。
スクリーンの残部は変更されない。その回路網番
号は零にセツトされる。DELETE NETWORK
キーはメモリー保護が付勢されている場合は機能
しない。 SEARCH SEARCH機能は、指定されたパラメータを満
足する回路網をパネルに取出すのに使用される。
このSEARCH機能はアセンブリ区域の内容を用
いて構成され、マスクおよび目的データを形成す
る。SEARCH機能は論理データ・ベースの始め
で開始し、マツチングが見出されるかユーザ論理
が終りになる迄順次続行する。アセンブリ区域の
諸要素は探索引数を構成する。空白状態で残る要
素はマツチングの発見においては重要でないもの
と考えられる。規定された要素は、マツチングが
得られる迄ユーザ論理と比較される。これ等の探
索機能を明らかにするため用いられるアセンブリ
区域の例については第８Ａ図乃至第８Ｈ図に示さ
れており、そして探索が、最初のノードについ
て、特定の接点タイプの最初の発生について、特
定の参照番号の最初の発生について、垂直方向コ
ネクタの最初の発生について、垂直方向コネクタ
を有する接点タイプの最初の発生について、特定
の参照番号を有する接点タイプの最初の発生につ
いて、垂直方向相互連結を有する特定の参照番号
の最初の発生について、および特定のノードの最
初の発生について行うことができることを示して
いる。 もしこのSEARCHが成功であれば、マツチし
たノードを含む回路網がその回路網番号と伴に
CRTスクリーンの底部に置かれる。この回路網
は現行回路網として表示され、それに対する電力
表示が活性化される。他の回路網のスクリーン表
示はその新らしい回路網に対する余地を与えるた
め上方にシフトされる。カーソルは探索に対して
マツチングしたノードに置かれる。もし探索が失
敗すれば、CRT／アセンブリ区域のエラー・コ
ード・セクシヨンにエラー・コードが表示され
る。 このように、このSEARCH機能は、最初に制
御プログラムを生成する時及び後でのモニタリン
グおよびデバギングのため制御エンジニアに強力
な手段を提供する。これは、ユーザが制御プログ
ラム・ラインを介してスクロールができあるいは
現行ライン内のノードが参照されるラインに対し
追跡を行うことができる従来技術コントローラに
おける改善点である。このような追跡およびスク
ロール機能は米国特許第3944984号に開示されて
いる。 SEARCH CONTINUE SEARCH CONTINUE機能は、この探索がカ
ーソル位置で開始する点を除けば前記SEARCH
機能と同じ機能を行う。この探索は各列の上から
下への走査方式で行われ、回路網内で左方から右
方へ移動する。全ての探索引数および戻りコード
はSEARCH機能に対するものと同じである。 GET NEXT GET NEXTキーは、解のシーケンスにおける
現行回路網に続く回路網をパネルに対して取出さ
せて現行回路網として取扱わせる。スクリーンに
回路網がなければ、データ・ベース内の第１の回
路網が検索される。 最初に、取出されるべき回路網が既にスクリー
ン上にあるかどうかを確認するために検査が行わ
れる。もしあれば、カーソルはこの回路網上に置
かれる。これは又その内容を検証するためにコン
トローラから再び取出される。もしこの回路網が
既にスクリーン上になければ、コントローラのデ
ータ・ベースから取出される。もしコントローラ
にこれ以上回路網がなければ、エラー・コードが
戻される。スクリーン上での次の回路網の配置は
下記の規則によつて決定される。即ち、 既にスクリーン上にない限り、次の回路網はス
クリーン上の古い現行回路網の下方に置かれる。
もし古い現行回路網に直ぐ続かないステツプ番号
（回路網番号）を有する回路網がその古現行回路
網の下方のスクリーン上に存在するならば、この
回路網は余地を作るため下方に押下げられる。も
しこの回路網の一部が消滅すれば、この回路網全
体がスクリーンから取除かれる。もし次の回路網
が古現行回路網の下方のスクリーンの部分に充満
して更にスペースを必要とするならば、古現行回
路網およびスクリーン上のその上方の回路網は押
上げられる。完全な回路網のみがスクリーン上に
あることを許容される。 GET NEXT機能は、回路網番号をスクリーン
上で更新させる。この回路網に対して電力表示が
なされる。カーソルはこの回路網の左上隅部に置
かれる。 GET PREVIOUS GET PREVIOUSキーは、シーケンス解にお
ける現行回路網の手前の回路網をパネルに取出さ
せて現行回路網として取扱わせる。もしスクリー
ン上に回路網がなければ、データ・ベース内の最
後の回路網が取出される。最初に、取出されるべ
き回路網が既にスクリーン上にあるかどうかを確
認するために検査が行われる。もしあれば、カー
ソルをこの回路網に移動させる。この回路網は又
その内容の検証のためデータ・ベースから再び取
出される。もしこの回路網が既にスクリーン上に
なければ、コントローラのデータ・ベースから取
出される。もし現行回路網が最初の回路網であれ
ば、これ以上前の回路網がないことを示すためエ
ラー・コードが生成される。 スクリーン上での回路網の配置は下記の規則に
従う。即ち もし既に回路網がスクリーン上にない限り、前
の回路網がスクリーン上で古現行回路網の上方に
置かれる。もし古現行回路網の直前ではないステ
ツプ番号を有する回路網がスクリーンに古現行回
路網の上方にあれば、この回路網は余地を作るた
めに上方にシフトされる。もしこれ等の回路網の
一部が消滅すれば、この回路網全体をスクリーン
から取除く。もし前の回路網が古現行回路網の上
方のスペースを満たすならば、この古現行回路網
およびその下方のどの回路網も下方にシフトされ
る。もしこれ等回路網の一部が消滅するならば、
この回路網全体をスクリーンから取除く。前述の
如く、完全な回路網のみが表示される。 GET PREVIOUSキーは、回路網番号をスク
リーン上で更新させる。新らしい回路網に対する
電力表示が開始される。カーソルはこの回路網の
左上隅部に置かれる。 CLEAR CLEARキーはアセンブリ・レジスタを空白化
するために使用される。この構成区域の全ての前
の内容は取除かれる。アセンブリ・レジスタは反
転されたビデオ即ち無効状態に戻される。この表
示の他の部分は影響を受けない。 SHIFT CLEAR SHIFT CLEARキーを用いて表示全体をリセ
ツトする。アセンブリ区域は空白である。エラー
コードはクリアされる。スクリーン上のユーザ論
理スペースは完全空白状態にセツトされる。回路
網番号は零にセツトされる。カーソルはスクリー
ンの左上隅部に置かれる。 SHIFT CLEARキーを押下げた後、いくつか
のキーは表５に規定される如き異なる機能を有す
る。 SHIFT CLEARキーはコントローラのデー
タ・ベースには何の作用も及ぼさない。最初の状
態に戻すのはパネル指令のみである。
コントローラが作動中）ため、又部分的にエンタ
ーされたプログラムでもコントローラにより解釈
可能であるため、回路網内へのノードのエンター
の順序にはある制約がある。このように、プログ
ラムされた最初のノードは常に回路網の頂部の左
隅部になければならない。次にプログラムされた
ノードは最初のノードの下方又は右側の隣位置で
よい。プログラミングはこのように下記の規則に
従つて続行する。即ち、 １ 最初の行の最も右側のプログラムされたノー
ドの左方にはプログラムされていないノードは
ない。 ２ 最初の行内のプログラムされたノードについ
ては、右方又は左方の列内にノードが存在する
かどうかに拘わらずその下方に列を延長するこ
とができる。 もしカーソルがスクリーンの参照表示区域内に
おかれるならば、ENTERキーはVALUE区域に
その参照番号を移動しそしてコントローラ内の参
照レジスタを更新する。参照区域において既に参
照されたレジスタに関してのみENTERキーが使
用できる。このENTERキーはメモリー保護が付
勢状態にあるならば機能しない。 START NEXT START NEXTキーはコントローラ・メモリ
ー内に新らしい回路網を作るために用いられる。
回路網は現行回路網の後のデータ・ベースに挿入
される。もし回路網（ステツプ）番号がＮである
回路網にカーソルがあるならば、新らしい回路網
の番号はＮ＋１となる。CLEARキーを用いて回
路網番号をリセツトすることによつて論理デー
タ・ベースの始めに回路網が挿入され、次に
START NEXTキーがこのデータ・ベースの始
めにその新らしい回路網をおく。この新回路網は
回路網番号１を持つ。STARTキーが押される
と、状況区域内のSTART INDICATORにはワ
ード「START」がロードされ、そしてその回路
網のためCRTデイスプレイ上にペースが形成さ
れる。もし論理の始め以外に挿入が生じるなら
ば、現行回路網の後に新回路網がスクリーン上に
形成される。ブランク・ラインは、カーソルをそ
のラインの左端位置に向けることにより保持され
る。もしスクリーン上に古い現行回路網に直ぐ続
かないステツプ番号を有する回路網がその古い現
行回路網の後にある場合、これは可能であれば１
ラインだけ下方にシフトされる。もしこの操作が
回路網の一部を消滅させるならば、この回路網全
体が除去される。もしその古い回路網がスクリー
ンの底部にあつて最後の行を占有する場合、スク
リーンをスペースが作るために上方にシフトされ
る。その古い回路網が７行を占有する場合だけス
クリーンから消去させる。データ・ベースの始め
における挿入は空白のスクリーンを生じ、この場
合このような論理を構成することはCLEARキー
によつて行われる。 新らしい回路網が生成されると、CRT上のそ
の回路網番号は更新され、次いでこの新回路網は
電力表示の目的のため現行回路網で表示される。
STARTキーはメモリー保護が付勢されている場
合には機能しない。 DELETE DELETEキーはコントローラ内のデータ・ベ
ースから現行ノードを取除く。諸ノードは列の底
部においてのみ削除される。最初の行のノードは
その右側に接点がない場合に削除できる。これは
データ・ベースの一体性を保持する上で必要であ
る。多重ノード接点（TIMER／COUNTER／
CALCULATE）の削除の結果として、その接点
のノード全てが削除される。この削除は、タイマ
ーおよびカウンタに対するPRESETノードおよ
び計算機能に対する「Ｂ」ノードのみにおいて生
じる。 ユーザは１つの回路網内の全ての接点を削除す
ることはできるが、回路網そのものの削除はでき
ない。DELETE NETWORK機能が回路網全体
を削除するために用いられなければならない。ノ
ードを持たない回路網は、START OF
NETWORKインジケータおよびスクリーンの残
部にわたる無効ノードを有するラインとして表示
される。無効回路網はスクリーン上で１つのライ
ンを占有する。このDELETEキーはメモリー保
護が付勢されている場合には機能しない。 DELETE NETWORK このDELETE NETWORK機能は論理デー
タ・ベースから現行の回路網を取除く。この現行
回路網はこのデータ・ベースから取除かれ、この
回路網に占有されたスクリーン上の区域はブラン
クとなる。カーソルはこの空白スペースに残る。
スクリーンの残部は変更されない。その回路網番
号は零にセツトされる。DELETE NETWORK
キーはメモリー保護が付勢されている場合は機能
しない。 SEARCH SEARCH機能は、指定されたパラメータを満
足する回路網をパネルに取出すのに使用される。
このSEARCH機能はアセンブリ区域の内容を用
いて構成され、マスクおよび目的データを形成す
る。SEARCH機能は論理データ・ベースの始め
で開始し、マツチングが見出されるかユーザ論理
が終りになる迄順次続行する。アセンブリ区域の
諸要素は探索引数を構成する。空白状態で残る要
素はマツチングの発見においては重要でないもの
と考えられる。規定された要素は、マツチングが
得られる迄ユーザ論理と比較される。これ等の探
索機能を明らかにするため用いられるアセンブリ
区域の例については第８Ａ図乃至第８Ｈ図に示さ
れており、そして探索が、最初のノードについ
て、特定の接点タイプの最初の発生について、特
定の参照番号の最初の発生について、垂直方向コ
ネクタの最初の発生について、垂直方向コネクタ
を有する接点タイプの最初の発生について、特定
の参照番号を有する接点タイプの最初の発生につ
いて、垂直方向相互連結を有する特定の参照番号
の最初の発生について、および特定のノードの最
初の発生について行うことができることを示して
いる。 もしこのSEARCHが成功であれば、マツチし
たノードを含む回路網がその回路網番号と伴に
CRTスクリーンの底部に置かれる。この回路網
は現行回路網として表示され、それに対する電力
表示が活性化される。他の回路網のスクリーン表
示はその新らしい回路網に対する余地を与えるた
め上方にシフトされる。カーソルは探索に対して
マツチングしたノードに置かれる。もし探索が失
敗すれば、CRT／アセンブリ区域のエラー・コ
ード・セクシヨンにエラー・コードが表示され
る。 このように、このSEARCH機能は、最初に制
御プログラムを生成する時及び後でのモニタリン
グおよびデバギングのため制御エンジニアに強力
な手段を提供する。これは、ユーザが制御プログ
ラム・ラインを介してスクロールができあるいは
現行ライン内のノードが参照されるラインに対し
追跡を行うことができる従来技術コントローラに
おける改善点である。このような追跡およびスク
ロール機能は米国特許第3944984号に開示されて
いる。 SEARCH CONTINUE SEARCH CONTINUE機能は、この探索がカ
ーソル位置で開始する点を除けば前記SEARCH
機能と同じ機能を行う。この探索は各列の上から
下への走査方式で行われ、回路網内で左方から右
方へ移動する。全ての探索引数および戻りコード
はSEARCH機能に対するものと同じである。 GET NEXT GET NEXTキーは、解のシーケンスにおける
現行回路網に続く回路網をパネルに対して取出さ
せて現行回路網として取扱わせる。スクリーンに
回路網がなければ、データ・ベース内の第１の回
路網が検索される。 最初に、取出されるべき回路網が既にスクリー
ン上にあるかどうかを確認するために検査が行わ
れる。もしあれば、カーソルはこの回路網上に置
かれる。これは又その内容を検証するためにコン
トローラから再び取出される。もしこの回路網が
既にスクリーン上になければ、コントローラのデ
ータ・ベースから取出される。もしコントローラ
にこれ以上回路網がなければ、エラー・コードが
戻される。スクリーン上での次の回路網の配置は
下記の規則によつて決定される。即ち、 既にスクリーン上にない限り、次の回路網はス
クリーン上の古い現行回路網の下方に置かれる。
もし古い現行回路網に直ぐ続かないステツプ番号
（回路網番号）を有する回路網がその古現行回路
網の下方のスクリーン上に存在するならば、この
回路網は余地を作るため下方に押下げられる。も
しこの回路網の一部が消滅すれば、この回路網全
体がスクリーンから取除かれる。もし次の回路網
が古現行回路網の下方のスクリーンの部分に充満
して更にスペースを必要とするならば、古現行回
路網およびスクリーン上のその上方の回路網は押
上げられる。完全な回路網のみがスクリーン上に
あることを許容される。 GET NEXT機能は、回路網番号をスクリーン
上で更新させる。この回路網に対して電力表示が
なされる。カーソルはこの回路網の左上隅部に置
かれる。 GET PREVIOUS GET PREVIOUSキーは、シーケンス解にお
ける現行回路網の手前の回路網をパネルに取出さ
せて現行回路網として取扱わせる。もしスクリー
ン上に回路網がなければ、データ・ベース内の最
後の回路網が取出される。最初に、取出されるべ
き回路網が既にスクリーン上にあるかどうかを確
認するために検査が行われる。もしあれば、カー
ソルをこの回路網に移動させる。この回路網は又
その内容の検証のためデータ・ベースから再び取
出される。もしこの回路網が既にスクリーン上に
なければ、コントローラのデータ・ベースから取
出される。もし現行回路網が最初の回路網であれ
ば、これ以上前の回路網がないことを示すためエ
ラー・コードが生成される。 スクリーン上での回路網の配置は下記の規則に
従う。即ち もし既に回路網がスクリーン上にない限り、前
の回路網がスクリーン上で古現行回路網の上方に
置かれる。もし古現行回路網の直前ではないステ
ツプ番号を有する回路網がスクリーンに古現行回
路網の上方にあれば、この回路網は余地を作るた
めに上方にシフトされる。もしこれ等の回路網の
一部が消滅すれば、この回路網全体をスクリーン
から取除く。もし前の回路網が古現行回路網の上
方のスペースを満たすならば、この古現行回路網
およびその下方のどの回路網も下方にシフトされ
る。もしこれ等回路網の一部が消滅するならば、
この回路網全体をスクリーンから取除く。前述の
如く、完全な回路網のみが表示される。 GET PREVIOUSキーは、回路網番号をスク
リーン上で更新させる。新らしい回路網に対する
電力表示が開始される。カーソルはこの回路網の
左上隅部に置かれる。 CLEAR CLEARキーはアセンブリ・レジスタを空白化
するために使用される。この構成区域の全ての前
の内容は取除かれる。アセンブリ・レジスタは反
転されたビデオ即ち無効状態に戻される。この表
示の他の部分は影響を受けない。 SHIFT CLEAR SHIFT CLEARキーを用いて表示全体をリセ
ツトする。アセンブリ区域は空白である。エラー
コードはクリアされる。スクリーン上のユーザ論
理スペースは完全空白状態にセツトされる。回路
網番号は零にセツトされる。カーソルはスクリー
ンの左上隅部に置かれる。 SHIFT CLEARキーを押下げた後、いくつか
のキーは表５に規定される如き異なる機能を有す
る。 SHIFT CLEARキーはコントローラのデー
タ・ベースには何の作用も及ぼさない。最初の状
態に戻すのはパネル指令のみである。
【表】
取出す
表 ６ １− EXIT ２− STOR ３− GO ４− INITIALIZE ５− DUMP ６− LOAD ７− VERIFY GET GETキーは参照のモニターを許容する。GET
キーは、適正な参照番号が状況／アセンブリ区域
の参照部分に存在することを必要とする。参照番
号はカーソルにより指定された別個の表示REF
ラインに移動され、そしてその参照された値はこ
の時スクリーン・リフレツシユ速度で更新され
る。このGET機能はどのデータ・ベース値も変
更しない。カーソルは別個の表示区域内に配置さ
れねばならず、さもなければエラー・コードが生
成される。シーケンサ・レジスタはモニターでき
ても、シーケンス・ステツプ参照（2XXX）の表
示は許容されない。もしこの参照があるレジスタ
に対するものであれば（3XXX又は4XXX）、下
方の数字はレジスタの内容である。もし参照が接
点に対するものならば、第１の位置内の「Ｄ」は
この点が消勢状態であることを示す。従つて、
ON又はOFFなるワードは接点の現行状態を示す
ものである。 DISABLE DISABLEキーは別個のＩ／Ｏ点を付勢および
消勢するために使用される。各入力点および出力
点は付勢又は消勢できる。もしある点が付勢され
る場合、その状態はコントローラによつて決定さ
れるものである。入力は、Ｉ／Ｏ掃引の間決定さ
れる如き入力チヤネルの方向である。 消勢された点はシステムによつて自動的に変更
できない。この点はFORCEキーを介して変更で
きる。消勢点は、電源故障によりその状態を維持
する。消勢状態のコイルは回路網において「〓」
により示される。付勢／消勢された入力点は全体
的に付勢／消勢されている。 DISABLEキーはこの点の消勢状態を反転す
る。もしこの点が付勢されていた場合、それは消
勢される。もしこれが消勢されていた場合、付勢
される。この点はカーソルで示される。カーソル
は別個の表示区域内のＩ／Ｏ参照を指示していな
ければならない。全ての点は最初付勢される。
DISABLEキーはメモリー保護が付勢されている
ならば機能しない。 FORCE FORCEキーは別個のＩ／Ｏ点の状態を変える
のに使用される。このキーはDISABLEキーと共
に使用されるようになつている。Ｉ／Ｏ点は、こ
れが消勢されていない限り、強制されない。付勢
された点は次のコントローラＩ／Ｏ掃引によつて
再び規定される。 FORCEキーはカーソルにより示された個別点
の状態（ON／OFF）を反転する。このキーは又
はコイル・タイプのノードにのみ作用を及ぼす。
他のノード・タイプ又は消勢状態でないリレーに
対する参照は、エラー・コードを生成させる。 もし個別点がONであれば、これはOFFにされ
る。もし個別点がOFFであればONの状態にされ
る。もしメモリー保護が行われていれば
FORCEキーは付勢されない。 SUPERVISORY SUPERVISORYキーはプログラミング・パネ
ルを監視状態に置く。表６は、この
SUPERVISORYキーが押される時のCRTデイス
プレイ上の表示である。プログラミング・パネル
はEXIT（出口）機能が実行される迄監視状態に
止まる。ある機能に対応する数字キーを押すこと
によつてこの機能が実行される。他の全てのキー
は無効である。 ERROR RESET プログラミング・パネルが通常操作の間エラー
を検出する時、状況／アセンブリ区域のエラー・
メツセージ部分にメツセージが表示される（第６
Ａ図および第６Ｂ図）。この時キーボードは
ERROR RESETキーが押される迄ユーザの使用
からロツクアウトされる。このキーはエラー・メ
ツセージをクリアして通常の処理を再開させる。 REFERENCE NUMBER CONVENTIONS Ｉ／Ｏ点、内部コイル、シーケンサの状態、入
力レジスタ、および保持レジスタを識別するため
に参照番号が使用される。規則により、この参照
番号が３桁の長さである定数として使用される時
を除いて４行の長さである。表７はこの参照番号
規則を規定する。 PROGRAMMING PANEL NODE TYPES リレー／コイル／短絡部／開路部／シーケンサ
リレー、コイル、短絡部、開路部およびシーケン
サはプログラム可能コントローラにおける単一ノ
ード要素である。これ等は、これ等に関する全て
の情報がデータ・ベース内において１つのノード
で表示されるため単一ノード要素と呼ばれる。表
8A乃至表8Hはそれぞれ常開リレー、常閉リレ
ー、正遷移リレー、負遷移リレー、コイル、ラツ
チ、水平方向短絡、および水平方向開路を定義し
ている。 SEQUENCER REFERENCE 常開接点、常閉接点およびリレー遷移接点はシ
ーケンサを参照する。シーケンサの参照は下記の
形態による。即ち、 2YXXXはＹであり、１乃至８の範囲内ではシ
ーケンサ・レジスタ４０５Ｙを示す。XXは01乃
至32の範囲内にあつてシーケンス・ステツプであ
る。８個のシーケンサ・レジスタがプログラム可
能コントローラに設けられ、番号4051乃至4058が
付されている。 シーケンサに対する参照に出合うと、ノードの
「XX」部分が適正なシーケンサ・レジスタ
（「Ｙ」で定義）と比較される。もし２つの値が等
しければ、解は真となる（常開ノードは電力を通
し、常閉ノードは電力を通さない）。そうでない
場合、解は偽である（常開ノードは電力を通さ
ず、常閉ノードは電力を通す）。もしそのシーケ
ンサ・レジスタの内容が零又は32よりも大きけれ
ば、全ての参照は偽となる。 表 ７ 範 囲 用 途 0001−0256 別個の出力 0257−0512 内部コイル 1001−1256 別個の入力 2YXX シーケンサの状態−シーケンサＹのス
テツプXX 3XXX 入力レジスタ−番号XXX 4XXX 保持レジスタ−番号XXY
表 ６ １− EXIT ２− STOR ３− GO ４− INITIALIZE ５− DUMP ６− LOAD ７− VERIFY GET GETキーは参照のモニターを許容する。GET
キーは、適正な参照番号が状況／アセンブリ区域
の参照部分に存在することを必要とする。参照番
号はカーソルにより指定された別個の表示REF
ラインに移動され、そしてその参照された値はこ
の時スクリーン・リフレツシユ速度で更新され
る。このGET機能はどのデータ・ベース値も変
更しない。カーソルは別個の表示区域内に配置さ
れねばならず、さもなければエラー・コードが生
成される。シーケンサ・レジスタはモニターでき
ても、シーケンス・ステツプ参照（2XXX）の表
示は許容されない。もしこの参照があるレジスタ
に対するものであれば（3XXX又は4XXX）、下
方の数字はレジスタの内容である。もし参照が接
点に対するものならば、第１の位置内の「Ｄ」は
この点が消勢状態であることを示す。従つて、
ON又はOFFなるワードは接点の現行状態を示す
ものである。 DISABLE DISABLEキーは別個のＩ／Ｏ点を付勢および
消勢するために使用される。各入力点および出力
点は付勢又は消勢できる。もしある点が付勢され
る場合、その状態はコントローラによつて決定さ
れるものである。入力は、Ｉ／Ｏ掃引の間決定さ
れる如き入力チヤネルの方向である。 消勢された点はシステムによつて自動的に変更
できない。この点はFORCEキーを介して変更で
きる。消勢点は、電源故障によりその状態を維持
する。消勢状態のコイルは回路網において「〓」
により示される。付勢／消勢された入力点は全体
的に付勢／消勢されている。 DISABLEキーはこの点の消勢状態を反転す
る。もしこの点が付勢されていた場合、それは消
勢される。もしこれが消勢されていた場合、付勢
される。この点はカーソルで示される。カーソル
は別個の表示区域内のＩ／Ｏ参照を指示していな
ければならない。全ての点は最初付勢される。
DISABLEキーはメモリー保護が付勢されている
ならば機能しない。 FORCE FORCEキーは別個のＩ／Ｏ点の状態を変える
のに使用される。このキーはDISABLEキーと共
に使用されるようになつている。Ｉ／Ｏ点は、こ
れが消勢されていない限り、強制されない。付勢
された点は次のコントローラＩ／Ｏ掃引によつて
再び規定される。 FORCEキーはカーソルにより示された個別点
の状態（ON／OFF）を反転する。このキーは又
はコイル・タイプのノードにのみ作用を及ぼす。
他のノード・タイプ又は消勢状態でないリレーに
対する参照は、エラー・コードを生成させる。 もし個別点がONであれば、これはOFFにされ
る。もし個別点がOFFであればONの状態にされ
る。もしメモリー保護が行われていれば
FORCEキーは付勢されない。 SUPERVISORY SUPERVISORYキーはプログラミング・パネ
ルを監視状態に置く。表６は、この
SUPERVISORYキーが押される時のCRTデイス
プレイ上の表示である。プログラミング・パネル
はEXIT（出口）機能が実行される迄監視状態に
止まる。ある機能に対応する数字キーを押すこと
によつてこの機能が実行される。他の全てのキー
は無効である。 ERROR RESET プログラミング・パネルが通常操作の間エラー
を検出する時、状況／アセンブリ区域のエラー・
メツセージ部分にメツセージが表示される（第６
Ａ図および第６Ｂ図）。この時キーボードは
ERROR RESETキーが押される迄ユーザの使用
からロツクアウトされる。このキーはエラー・メ
ツセージをクリアして通常の処理を再開させる。 REFERENCE NUMBER CONVENTIONS Ｉ／Ｏ点、内部コイル、シーケンサの状態、入
力レジスタ、および保持レジスタを識別するため
に参照番号が使用される。規則により、この参照
番号が３桁の長さである定数として使用される時
を除いて４行の長さである。表７はこの参照番号
規則を規定する。 PROGRAMMING PANEL NODE TYPES リレー／コイル／短絡部／開路部／シーケンサ
リレー、コイル、短絡部、開路部およびシーケン
サはプログラム可能コントローラにおける単一ノ
ード要素である。これ等は、これ等に関する全て
の情報がデータ・ベース内において１つのノード
で表示されるため単一ノード要素と呼ばれる。表
8A乃至表8Hはそれぞれ常開リレー、常閉リレ
ー、正遷移リレー、負遷移リレー、コイル、ラツ
チ、水平方向短絡、および水平方向開路を定義し
ている。 SEQUENCER REFERENCE 常開接点、常閉接点およびリレー遷移接点はシ
ーケンサを参照する。シーケンサの参照は下記の
形態による。即ち、 2YXXXはＹであり、１乃至８の範囲内ではシ
ーケンサ・レジスタ４０５Ｙを示す。XXは01乃
至32の範囲内にあつてシーケンス・ステツプであ
る。８個のシーケンサ・レジスタがプログラム可
能コントローラに設けられ、番号4051乃至4058が
付されている。 シーケンサに対する参照に出合うと、ノードの
「XX」部分が適正なシーケンサ・レジスタ
（「Ｙ」で定義）と比較される。もし２つの値が等
しければ、解は真となる（常開ノードは電力を通
し、常閉ノードは電力を通さない）。そうでない
場合、解は偽である（常開ノードは電力を通さ
ず、常閉ノードは電力を通す）。もしそのシーケ
ンサ・レジスタの内容が零又は32よりも大きけれ
ば、全ての参照は偽となる。 表 ７ 範 囲 用 途 0001−0256 別個の出力 0257−0512 内部コイル 1001−1256 別個の入力 2YXX シーケンサの状態−シーケンサＹのス
テツプXX 3XXX 入力レジスタ−番号XXX 4XXX 保持レジスタ−番号XXY
【表】
【表】
【表】
【表】
【表】
１ １
XXXX＝0001−0256 別個出力
0257−0512 内部コイル
XXXX＝0001−0256 別個出力
0257−0512 内部コイル
【表】
１ １
XXXX＝0001−0256 別個出力
0257−0512 内部コイル
XXXX＝0001−0256 別個出力
0257−0512 内部コイル
【表】
１ １
【表】
１ ０
タイマーおよびカウンタ タイマーおよびカウンタは２ノードの要素であ
る。カウンタの記号は表9Aに示され、タイマー
の記号は表9Bに示されている。これ等のノード
は垂直方向に配置される。最も上のノードはプリ
セツト値であるが、最下底のノードはカウントが
累計される保持レジスタである。各要素は２つの
入力と２つの出力を有している。入力EIが活性
化される時、保持レジスタはカウンタのため増分
され、クロツク・パルスはタイマーのため累計さ
れる。入力RIはリセツト・ラインである。RIが
偽であれば、保持レジスタはEIの状態とは関わ
りなくクリアされる。もし保持レジスタの内容が
プリセツト値より大きいかあるいは等しければ、
出力EOは真である。出力ROは常に偽である。
タイマーおよびカウンタ タイマーおよびカウンタは２ノードの要素であ
る。カウンタの記号は表9Aに示され、タイマー
の記号は表9Bに示されている。これ等のノード
は垂直方向に配置される。最も上のノードはプリ
セツト値であるが、最下底のノードはカウントが
累計される保持レジスタである。各要素は２つの
入力と２つの出力を有している。入力EIが活性
化される時、保持レジスタはカウンタのため増分
され、クロツク・パルスはタイマーのため累計さ
れる。入力RIはリセツト・ラインである。RIが
偽であれば、保持レジスタはEIの状態とは関わ
りなくクリアされる。もし保持レジスタの内容が
プリセツト値より大きいかあるいは等しければ、
出力EOは真である。出力ROは常に偽である。
【表】
内容と直接比較される。
もしPRESETがレジスタならば(3XXX又は4XXX)、
レジスタの内容が保持レジスタの内容と比較
される。
もしPRESETがレジスタならば(3XXX又は4XXX)、
レジスタの内容が保持レジスタの内容と比較
される。
【表】
容と直接比較される。
もしPRESETがレジスタ値であれば、その内容が
保持レジスタの内容と比較される。
計算機能 全ての計算機能（加減乗除）は３ノードの要素
である。表10A乃至表10Dはそれぞれこの加減乗
除について説明している。各機能の最も上のノー
ドは「Ｂ」ノードであり、レジスタを参照しなけ
ればならない。中間即ち「Ｃ」ノードはレジスタ
又は定数である。最も下の「Ｄ」ノードはレジス
タ参照である。計算機能に対する一般様式として
は、ＢノードはＣノードによつて作用され、その
結果はＤノードに置かれる。 各要素は３つの可能な入力ラインと３つの可能
な別個の出力ラインを有している。入力I1は真で
あれば機能を活性化する。入力２および３は無視
される。このような多出力計算機能はプログラム
可能コントローラ技術においては特異である。多
別個出力の使用により、ユーザは更に容易かつ正
確にその制御プログラムにおいて計算機能の結果
を使用することができる。従つて、例えば減算モ
ードにおいては、３つの別個の出力（その１つだ
けが減算の結果に従つて特定時点において真であ
る）を用い、２進法のON，OFF状態により計算
結果を制御プログラムの他の部分に対して示すこ
とができる。 同様に、除算機能においては、第１の出力はこ
の除算が適正であつたかどうかを示し、第２およ
び第３の出力は種々の入力エラーが生じているか
どうかを示す。出力２が真の時は被除数オーバー
フローがあるが、出力３が真の時には除数が零に
等しい。このように、多出力は、Ｄレジスタに記
憶される如き計算機能の結果の値よりも更に多く
の情報をユーザに与える。
もしPRESETがレジスタ値であれば、その内容が
保持レジスタの内容と比較される。
計算機能 全ての計算機能（加減乗除）は３ノードの要素
である。表10A乃至表10Dはそれぞれこの加減乗
除について説明している。各機能の最も上のノー
ドは「Ｂ」ノードであり、レジスタを参照しなけ
ればならない。中間即ち「Ｃ」ノードはレジスタ
又は定数である。最も下の「Ｄ」ノードはレジス
タ参照である。計算機能に対する一般様式として
は、ＢノードはＣノードによつて作用され、その
結果はＤノードに置かれる。 各要素は３つの可能な入力ラインと３つの可能
な別個の出力ラインを有している。入力I1は真で
あれば機能を活性化する。入力２および３は無視
される。このような多出力計算機能はプログラム
可能コントローラ技術においては特異である。多
別個出力の使用により、ユーザは更に容易かつ正
確にその制御プログラムにおいて計算機能の結果
を使用することができる。従つて、例えば減算モ
ードにおいては、３つの別個の出力（その１つだ
けが減算の結果に従つて特定時点において真であ
る）を用い、２進法のON，OFF状態により計算
結果を制御プログラムの他の部分に対して示すこ
とができる。 同様に、除算機能においては、第１の出力はこ
の除算が適正であつたかどうかを示し、第２およ
び第３の出力は種々の入力エラーが生じているか
どうかを示す。出力２が真の時は被除数オーバー
フローがあるが、出力３が真の時には除数が零に
等しい。このように、多出力は、Ｄレジスタに記
憶される如き計算機能の結果の値よりも更に多く
の情報をユーザに与える。
【表】
【表】
【表】
もし被乗数が定数ならば、その値は乗算におい
て使用される。もしこれがレジスタならば、レジ
スタの内容が乗算において使用される。 乗数：YYYY＝000−999 定数 3YYY 入力レジスタ 4YYY 保持レジスタ もし乗数が定数ならば、その値は直接乗算にお
いて使用される。もしこれがレジスタならば、レ
ジスタの内容が乗算において使用される。 積 4ZZZ 積を含む２つの連続する保持レジス
タの最初のものを指定。保持レジスタでな
くてはならず、その最後の保持レジスタで
はあり得ない。484／P180は、乗算ノード
における積レジスタとしてその最後の保持
レジスタのエントリを許容しない。 01は常I1に等しい。I2，I3，02，03，および03
は使用されない。 機能：I1がON（＝１）の時、単一のレジスタ乗
数値により単一レジスタ被乗数値を乗算す
る。これにより２倍レジスタ（２倍精度）
積を生じる。最上位の３桁（先行零を有す
る）はレジスタ4ZZZに記憶されるが、最
下位の３桁はレジスタ4ZZZ＋１に記憶さ
れる。 I1がOFF（０）である時、積は生じない。
て使用される。もしこれがレジスタならば、レジ
スタの内容が乗算において使用される。 乗数：YYYY＝000−999 定数 3YYY 入力レジスタ 4YYY 保持レジスタ もし乗数が定数ならば、その値は直接乗算にお
いて使用される。もしこれがレジスタならば、レ
ジスタの内容が乗算において使用される。 積 4ZZZ 積を含む２つの連続する保持レジス
タの最初のものを指定。保持レジスタでな
くてはならず、その最後の保持レジスタで
はあり得ない。484／P180は、乗算ノード
における積レジスタとしてその最後の保持
レジスタのエントリを許容しない。 01は常I1に等しい。I2，I3，02，03，および03
は使用されない。 機能：I1がON（＝１）の時、単一のレジスタ乗
数値により単一レジスタ被乗数値を乗算す
る。これにより２倍レジスタ（２倍精度）
積を生じる。最上位の３桁（先行零を有す
る）はレジスタ4ZZZに記憶されるが、最
下位の３桁はレジスタ4ZZZ＋１に記憶さ
れる。 I1がOFF（０）である時、積は生じない。
【表】
もし被除数が定数であれば、この値は下位被除
数として使用され、上位被除数は零とみなされ
る。（即ち、定数の被除数は、000000〜000999の
範囲内にある。） もし被除数がレジスタであれば、（3XXX又は
4XXX）、指定されたレジスタは２倍精度被除数
を含む２つのレジスタの第１のものである。第１
のレジスタ（3XXX又は4XXX）は上位の被除数
（３つの最上桁）を、第２のレジスタ（3XXX＋
１又は4XXX＋１）は下位の被除数（３つの最下
位桁）を含む。指定されたレジスタは最後の入力
レジスタ、即ち最後の保持レジスタではあり得な
い。484／P180は被除数ノードに関する被除数レ
ジスタとしての使用を禁止する。 除数：除数は単精度（単一レジスタ）値である。 YYYY＝000−999 定数 ＝3YYY 入力レジスタ ＝4YYY 保持レジスタ 商：4ZZZ＝ 保持レジスタのみ 商は単精度 I1は付勢、I2とI3は使用されない。 01は除算OR 02は被除数オーバフロー 03は除数＝０ 機能：I1がON（＝１）の時、単精度除数により
２倍精度被除数を除算し、単精度の商を得
る。余り即ち分数部は保持されない。 規則：除数×1000は被除数よりも大きくなくては
ならない。かつ、 除数は零であつてはならない。 I1がONの時の出力の表示： 03＝１ 除算が問題なく行われる場合。 02＝１ 除数×1000.LE.被除数の場合。商←０ 03＝１ 除数．EQ.Oの場合。商←０ もしI1がOFFならば、商は得られず、 01，02，および03はOFF（０）となる。 エラー・コード エラー・コードはスクリーンのエラー・セクシ
ヨンに表示される。プログラミング・パネルがエ
ラー条件を検出するとコードが表示される。この
コードはRESETキーが押される迄表示される。
スクリーン上のエラー・セクシヨンは通常空白で
ある（第６Ａ図および第６Ｅ図）。 パワー・アツプ時に、プログラミング・パネル
はある内部診断を行つて機能できるかについて検
証する。システム・ソフトウエアはROM検査合
計テストにより検証される。プログラミング・パ
ネル内のRAMはいくつかの診断により検査され
る。ミニ命令テストも又行われる。もしこれ等の
テストが失敗すれば、システムはスクリーンを空
白状態の侭にしてシステム警報を鳴らす。 システム・エラー・コード システム・エラーは、プログラム可能コントロ
ーラに内在しかつユーザ・アクシヨンの結果とし
てではないエラー条件として定義される。これ等
は検出されると表示される。表11はシステム・エ
ラー・コードを規定している。
数として使用され、上位被除数は零とみなされ
る。（即ち、定数の被除数は、000000〜000999の
範囲内にある。） もし被除数がレジスタであれば、（3XXX又は
4XXX）、指定されたレジスタは２倍精度被除数
を含む２つのレジスタの第１のものである。第１
のレジスタ（3XXX又は4XXX）は上位の被除数
（３つの最上桁）を、第２のレジスタ（3XXX＋
１又は4XXX＋１）は下位の被除数（３つの最下
位桁）を含む。指定されたレジスタは最後の入力
レジスタ、即ち最後の保持レジスタではあり得な
い。484／P180は被除数ノードに関する被除数レ
ジスタとしての使用を禁止する。 除数：除数は単精度（単一レジスタ）値である。 YYYY＝000−999 定数 ＝3YYY 入力レジスタ ＝4YYY 保持レジスタ 商：4ZZZ＝ 保持レジスタのみ 商は単精度 I1は付勢、I2とI3は使用されない。 01は除算OR 02は被除数オーバフロー 03は除数＝０ 機能：I1がON（＝１）の時、単精度除数により
２倍精度被除数を除算し、単精度の商を得
る。余り即ち分数部は保持されない。 規則：除数×1000は被除数よりも大きくなくては
ならない。かつ、 除数は零であつてはならない。 I1がONの時の出力の表示： 03＝１ 除算が問題なく行われる場合。 02＝１ 除数×1000.LE.被除数の場合。商←０ 03＝１ 除数．EQ.Oの場合。商←０ もしI1がOFFならば、商は得られず、 01，02，および03はOFF（０）となる。 エラー・コード エラー・コードはスクリーンのエラー・セクシ
ヨンに表示される。プログラミング・パネルがエ
ラー条件を検出するとコードが表示される。この
コードはRESETキーが押される迄表示される。
スクリーン上のエラー・セクシヨンは通常空白で
ある（第６Ａ図および第６Ｅ図）。 パワー・アツプ時に、プログラミング・パネル
はある内部診断を行つて機能できるかについて検
証する。システム・ソフトウエアはROM検査合
計テストにより検証される。プログラミング・パ
ネル内のRAMはいくつかの診断により検査され
る。ミニ命令テストも又行われる。もしこれ等の
テストが失敗すれば、システムはスクリーンを空
白状態の侭にしてシステム警報を鳴らす。 システム・エラー・コード システム・エラーは、プログラム可能コントロ
ーラに内在しかつユーザ・アクシヨンの結果とし
てではないエラー条件として定義される。これ等
は検出されると表示される。表11はシステム・エ
ラー・コードを規定している。
【表】
ロークが検出された。
機能キー・エラー 機能キー・エラーはシステム・レベル・エラー
より低い優先順位を有する。このエラーは機能キ
ー操作を試みたが誤動作を生じたことを示す。表
12は機能キー・エラーを規定する。 このように、本発明によるプログラム可能コン
トローラの機能性は本文中に規定されている。こ
のプログラム可能コントローラはその初期のもの
に見出される諸機能を実施するのみならず、探索
機能、多出力計算機能、CRTパネル上の選択さ
れたノードの実時間電力表示、および回路網の様
式における制約を最小限度にしながら多ノード制
御プログラムの形成をユーザに許容する能力の如
きいくつかの新らしい機能の実施も可能である。
プログラム可能コントローラおよびプログラミン
グ・パネルがこれ等の機能の実施を可能にするた
めに必要な回路およびソフトウエアについては次
に述べる。
機能キー・エラー 機能キー・エラーはシステム・レベル・エラー
より低い優先順位を有する。このエラーは機能キ
ー操作を試みたが誤動作を生じたことを示す。表
12は機能キー・エラーを規定する。 このように、本発明によるプログラム可能コン
トローラの機能性は本文中に規定されている。こ
のプログラム可能コントローラはその初期のもの
に見出される諸機能を実施するのみならず、探索
機能、多出力計算機能、CRTパネル上の選択さ
れたノードの実時間電力表示、および回路網の様
式における制約を最小限度にしながら多ノード制
御プログラムの形成をユーザに許容する能力の如
きいくつかの新らしい機能の実施も可能である。
プログラム可能コントローラおよびプログラミン
グ・パネルがこれ等の機能の実施を可能にするた
めに必要な回路およびソフトウエアについては次
に述べる。
【表】
いない。
【表】
い。
【表】
ない。
主フレーム・ハードウエアの説明 中央処理装置とメモリーとは電源と関連して第
１図に示されるハウジング２２内に収納された主
フレームを構成し、これについては、CPUに関
しては第１３Ａ図乃至第１８Ｄ図、メモリーに関
しては第１９Ａ図乃至第２３Ｄ図に説明されてい
る。電源は、エレクトロニクスにおける通常の技
術を有する者にとつてその構成は周知であるため
詳細には述べない。電源部に関する要件として
は、CPUおよびメモリーを駆動するために必要
な直流電力を提供することである。CPUおよび
メモリーに対する略図およびプログラミング・パ
ネルの略図（第２４Ａ図乃至第２８Ｄ図）は各構
成要素を参照番号で示し、更に個々の要素の値を
識別し、使用された集積回路のタイプ（例えば、
第１６Ｃ図に示した別個のコンデンサＣ５）を識
別する。入力および出力は、各図間の全ての相互
接続関係が容易に確認できるように識別される。
他にことわりがなければ、全ての抵抗値はオーム
で1/4ワツト、５％のものであり、全てのコンデ
ンサはマイクロフアラツド、50VDC，20％、全
てのICはCPUの図に関しては構成要素Ｅ２，Ｆ
２〜Ｆ４，Ｃ１，Ｃ２，Ｃ１１，Ｃ１２，Ｅ５，
Ａ２，Ａ３およびCPUに関するＨ１、メモリ
ー・ボードに関する構成要素Ｄ３〜Ｎ３，Ｄ５〜
Ｎ５，Ｄ７〜Ｎ７，Ｄ８〜Ｎ８，Ｈ１およびＮ１
を除いて74シリーズ型である。これ等の構成要素
は、使用された集積回路の構成要素のタイプを指
定するため、当業者にとつて公知の他の番号で識
別される。 切離された回路のつながりは添付図面のシート
番号およびゾーンにより（ ）内に示されてい
る。このシート番号は、信号が入出する適正な図
面を見出すため表13に示された番号を加算しなけ
ればならない。ゾーン番号は（ ）内の番号が続
く文字で、各図の周囲の文字および番号と対応し
ている。ゾーン番号は、地図において地理学的位
置を見出すのと同じように、前記信号に対する正
確な場所を見出すのに使用される。 このように、第１３Ａ図の左上隅部では
「（3C1）」として表わされた場所から信号
LRSELLが入る。従つて、（ ）内のシート番号
は「３」である。表13においては、この番号は第
１５Ａ図乃至第１５Ｄ図を表わす１５に変換され
る。第１５Ａ図乃至第１５Ｄ図においては、ゾー
ン「C1」は第１５Ｂ図を示し、信号「LRSELL」
は第１３Ａ図の左上隅部と対応する表示された宛
先（１Ｄ４）を有することが判る。 これ等図面内の構成要素に対する参照は、各図
と関連する部品番号によつて行われる。従つて、
第１３Ｄ図においては、コンデンサＣ１は同図の
左側部分に示された10マイクロフアラツド、35ボ
ルトのコンデンサを示す。集積回路の構成要素
は、IC構成要素を示すブロツク内又はその付近
に示される文字と番号の組合せにより参照され
る。再び第１３Ｄ図において、集積回路は「A7」
として示される出力LA３Ｌ乃至LAOLを有する
ように示されている。このIC構成要素は構成要
素番号「LS169A」を有する「74」シリーズであ
る。IC構成要素内の多くの構成要素で集積回路
構成要素を指示するためには、集積回路構成要素
内の前記構成要素の出力リード番号を参照する。
従つて、第１３Ａ図においては、集積回路構成要
素Ｈ６は８つのドライバを有する。もし最上位の
ドライバを参照する場合、これはＨ６−９と識別
されることになり、番号「９」は前記ドライバと
関連する出力のリード９を参照する。 更に、論理ゲートは部品番号および出力ライン
により規定される。第１５Ｃ図においては、左下
のNANDゲートはＨ２−８と呼ばれる。 表 13 図 番 （ ）内のシート番 号に付加される番号 １３Ａ〜１８Ｄ １２ １９Ａ〜２３Ｄ １８ ２４Ａ〜２８Ｄ ２３ 主フレーム・ハードウエア 第１３Ａ図乃至第１８Ｄ図は、プログラム可能
コントローラ２０の主フレーム３９に用いられる
中央処理装置３１（第１Ｂ図参照）を完全に示す
回路図である。第１６Ｂ図に最もよく示すよう
に、シグネテイツクス社の８×300マイクロプロ
セサＥ５はそのプロセサとして作用する。1K×
16ビツトのプログラムROM（構成要素Ｆ１，Ｆ
２，Ｆ３およびＦ４）は制御用ソフトウエアを含
む。別の機能性はこの1KのROMを更に大きな
ROMで置換することにより提供することができ
る。このプログラムROMの内容は制御ソフトウ
エアにとつて直接にアクセス可能ではない。これ
は診断およびシステム・テストのためのテスト時
点で使用できる。 インターフエース・ベクトル シグネテイツクス社の８×300は、プロセサの
一体部分としてのランダム記憶装置は有していな
い。プロセサESに対する全てのインターフエー
スは、インターフエース・ベクトル・ライン
IV０〜IV７上のインターフエース・ベクトル
（IV）によつてなされる。２組のインターフエー
ス・ベクトルがあり、その１つは「左側バンク」
にあり他は「右側バンク」にある。各バンクは
256個のベクトルを支持することができる。右側
バンクは、スクラツチパツド・メモリー、論理的
RAM読出し、およびコイルRAM下位アドレス
のために使用される。スクラツチパツド・メモリ
ーは、第１７Ｂ図および第１７Ｃ図において集積
回路構成要素Ａ２，Ａ３およびドライバＢ２とし
て示されている。インターフエース・ベクトルの
左側バンクは、レジスタ、状況および制御情報、
コラム・ソルバー（後述する）および周辺装置ポ
ート・インターフエースを有している。プロセサ
Ｅ５のアーキテクチヤは同時の入力および出力ポ
ート使用を可能にするため、同一命令においてバ
ンク間データ移動が可能となる。即ち、命令の
間、データを左側バンクから右側バンクへ、又は
その反対方向に移動させることができる。 スクラツチパツドRAM 前述の如く、スクラツチパツドRAMは、集積
回路の構成要素Ａ２，Ａ３およびドライバＢ２と
して第１７Ｂ図および第１７Ｃ図に示されてい
る。このスクラツチパツドRAMは256バイトの
一時的データ記憶装置を提供する。これは停電時
には維持されない。このRAMは右側インターフ
エース・ベクトル・バンク・レジスタに配置され
ている。下記のタイミング制限がこのスクラツチ
パツドのアクセスに適用できる。即ち、 アドレス・レジスタのロード−データ読出し−
１命令待機 データ書込み−アドレス・レジスタのロード−
１命令待機 データ書込み−データ読出し−２命令待機 データ書込み−データ書込み−１命令待機 論理RAM 論理RAMは第１９Ａ図乃至第１９Ｂ図および
第２０Ａ図乃至第２０Ｄ図に完全に示されてい
る。第１９Ａ図乃至第１９Ｄ図内の集積回路要素
Ｄ３，Ｄ５，Ｅ３，Ｅ５，Ｆ３，Ｆ５，Ｈ３，Ｈ
５，Ｋ３，Ｋ５，Ｌ３，Ｌ５，Ｍ３，Ｍ５，Ｎ
３，Ｎ５および第２０Ａ図乃至第２０Ｄ図内の構
成要素Ｄ７，Ｄ８，Ｅ７，Ｅ８，Ｆ７，Ｆ８，Ｈ
７，Ｈ８，Ｋ７，Ｋ８，Ｌ７，Ｌ８，Ｍ７，Ｍ
８，Ｎ７，Ｎ８により示された実際のRAMメモ
リーに加えて、第１９Ａ図乃至第１９Ｄ図および
第２０Ａ図乃至第２０Ｄ図に示された他のアドレ
ス指定および駆動回路網は全て広義において論理
RAMと呼ばれるものを構成する。 この論理RAMはユーザ・プログラムを記憶す
るのに使用される。これは、書込みのため左側バ
ンクにそして読出しのため右側バンク上に常駐す
る。このRAMは、物理的アドレスを構成するよ
う連結された２つのアドレス・レジスタを有して
いる。アドレス・レジスタを増分する信号が使用
可能である。論理RAMの内容は電源故障の間保
持される。下記のタイミング上の制約が論理
RAMに適用される。即ち、 アドレス・レジスタのロード−データ読出し−
３命令待機 アドレス・レジスタのロード−データ書込み−
１命令待機 データ書込み−データ読出し−２命令待機 データ書込み−データ書込み−１命令待機 コイル／レジスタRAM コイル／レジスタRAMは第２１Ａ図乃至第２
１Ｄ図に示される。論理RAMと同様に、コイ
ル／レジスタRAMも又、メモリーの集積回路構
成要素Ｋ１，Ｈ１，Ｍ１、およびＮ１に加えて、
第２１Ａ図乃至第２１Ｄ図に示す如くアドレス指
定およびバツフア回路を包含している。このコイ
ル／レジスタRAMは、入出力データおよびレジ
スタ値を記憶するために使用される。そのデータ
は電源故障においても保持され、このRAMは物
理的アドレスを形成するため連結された２個のア
ドレス・レジスタを有している。メモリー・アド
レス増分機能が利用できる。コイル／レジスタ
RAMの基本サイズは256×４ビツトである。こ
のコイル／レジスタRAMは左側バンクにあつ
て、論理RAMと同じタイミング制限を有する。 実時間クロツク 実時間クロツクは第１５Ａ図および第１５Ｂ図
に示されており、集積回路構成要素Ｈ８，Ｈ７，
Ｈ６，Ｈ５，１１からなつている。この実時間ク
ロツクは、10ミリ秒毎に１回の固定された割合で
パルスを発生する。このパルスは状況感知レジス
タ（以下に説明する）内の１ビツトをセツトす
る。プロセサ内のソフトウエアは、制御レジスタ
（以下に説明する）を介して実時間クロツクに肯
定応答する。このクロツクは、それが肯定応答さ
れるかどうかに関わりなくパルスを生成し続け
る。 監視タイマー 監視タイマーは、第１５Ｃ図において集積回路
構成要素Ｅ７として示され、掃引（又は走査）終
了処理の一部としてソフトウエアにより付勢され
る監視タイマー信号（WDTH）を生成する。も
しこのソフトウエアが少くとも50ミリ秒に１回監
視タイマー信号を付勢できない場合、主フレーム
実行表示灯２４（第１図参照）はOFFとなり、
Ｉ／Ｏ出力は遮断される。監視タイマーの状態は
状況感知レジスタを介してもまた使用できる。 周辺装置ポート・インターフエース 第１７Ａ図および第１７Ｃ図に示された周辺装
置ポート・インターフエースは、主フレームに直
列入力を与える。このインターフエースは、プロ
グラミング・パネル２９と周辺装置ポート・アダ
プタ３５（第１図参照）によつて使用される。状
況情報は、割込み感知レジスタと状況感知レジス
タにおいて使用可能である。周辺ポート・アダプ
タは、周辺装置からの入力データを与え、そして
このデータを再びこれ等の周辺装置に返送する。 入力／出力 第１４Ａ図および第１４Ｂ図は、主フレームか
らＩ／Ｏシステム２８の一部を成すＩ／Ｏバス
（第１図参照）へのデータの入出力伝送を行うた
めの電気回路である。プログラム可能コントロー
ラには２つのタイプのＩ／Ｏがある。離散型Ｉ／
Ｏは、Ｉ／Ｏモジユールを介してＩ／Ｏバス上の
入力点および出力点へインターフエースするため
に使用される。ワードＩ／Ｏは離散型Ｉ／Ｏモジ
ユールの使用により得ることができ、典型的な２
進化10進（BCD）様式から、外部レジスタから
データを読出すためコントローラが使用する２進
様式へ変換できる。２進出力データも又、データ
を外部レジスタに書込むためソフトウエアによつ
てBCDデータに変換される。この変換を説明す
る更に高いレベルのコードを３２に示す。10ビツ
ト・ワードにおけるレジスタＩ／Ｏも又、コント
ローラによりレジスタ・マルチプレクサ・モジユ
ールを介して可能になる。 システム制御部 システム制御部は制御レジスタおよび割込み感
知レジスタを含み、第１５Ａ図乃至第１５Ｄ図に
おいて集積回路構成要素Ｃ６，Ｅ９，Ｄ８，Ｈ１
１，Ｆ１０，Ｆ９，Ｆ８，Ｈ１０，Ｈ９，Ｄ４，
Ｅ１２，Ｆ１２，Ｆ１１，Ｅ１１として示されて
いる。制御レジスタを含むこのシステム制御部
は、制御パルスをトリガーするために使用され、
この制御パルスは、制御レジスタがロードされる
時活動状態になる信号である。制御レジスタの内
容は下記の如く復号される。即ちコード パルス ７ プロセサをリセツト ６ 実時間クロツクを肯定応答 ５ 監視タイマー ４ 周辺装置ポート・インターフエース ・レシーバ 準備完了をクリア ３ 不使用 ２ 不使用 １ コイル・アドレス・レジスタおよび 零増分論理レジスタを増分 割込み感知レジスタ 割込み感知レジスタは、第１５Ｃ図および第１
５Ｄ図において集積回路要素Ｃ４およびＣ５とし
て示されている。割込み感知レジスタは、４つの
実時間システム活動、即ち電源故障検出、実時間
クロツクのチツク、周辺装置ポート・インターフ
エース・レシーバ準備完了、および周辺装置ポー
トのインターフエース・トランスミツタ準備完
了、に対する感知機構を提供するために使用され
る。ソフトウエアがデータが消失しないことを保
証するインターバルで前期諸条件に対する検査を
行わねばならないと云う点において真の割込み構
造はない。 割込み感知レジスタは、２つの別の信号を発生
し、これらは、Ｉ／Ｏテスト・コネクタおよび
CPUテスタ（MOT）が取付けられる時これを表
示する。この割込み感知レジスタは下記の如く復
号される。即ち、コード 条 件 ７ Ｉ／Ｏテスタが接続された ６ CPUテスタが接続された ５ Ｉ／Ｏ使用中 ４ 不使用 ３ 周辺装置ポート・インターフエー ス・トランスミツタ準備完了 ２ 周辺装置ポート・インターフエース ・レシーバ・データ準備完了 １ 実時間クロツク（100ヘルツ） ０ 電源故障 状況感知レジスタ 状況感知レジスタは、割込み感知レジスタと同
じ集積回路構成要素を使用し、この割込み感知シ
ステムの一部である。状況感知レジスタは、主フ
レームソフトウエアにハードウエア状況情報を与
えるために使用される。この状況感知レジスタの
内容は下記の如く復号される。即ち、ビツト 状 況 ７ 不使用 ６ 周辺装置ポート・インターフエース （EAI＝１） ５ 周辺装置ポート・インターフエース におけるオーバン・エラーなし ４ 周辺装置ポート・インターフエース におけるバリテイ／フレーム・エラ ー ３ 監視タイマーRUN（WTD RUN ＝１） ２ メモリー保護 １ レジスタＩ／Ｏ入力−ビツト９ ０ レジスタＩ／Ｏ入力−ビツト８ ソフトウエアの総括 主フレーム・ソフトウエアのブロツク図は第９
図に示されている。同図は、マイクロプロセサ
ROMに記憶された監視プログラム（EXEC）が
論理ソルバー、周辺装置ポート・ハンドラー、
Ｉ／Ｏハンドラーおよびオンライン診断並びにパ
ワー・アツプおよびパワー・ダウン・シーケンス
と通信することを示している。パワー・アツプ・
シーケンスは又CPUテスタ（MOTモニター）と
も通信する。 第１０Ａ図および第１０Ｂ図はソフトウエアの
データ・フロー経路を示す。第１０Ａ図はプログ
ラム可能コントローラの通常動作に対するもの
で、第１０Ｂ図はパワー・アツプおよびパワー・
ダウン・シーケンスの間のソフトウエア・デー
タ・フロー経路を示す。 第１１図はパワー・アツプ、監視、割込み取扱
いＩ／Ｏ取扱い、論理解操作、指令取扱い、およ
びオンライン診断の間の全般的タイミングを示し
ており、パルス内の文字の情報は第１１図の下に
説明されている。 第１２図は、ソフトウエア状態図であり、これ
は、パワー・アツプ・シーケンスおよびパワー・
ダウン・シーケンス、ユーザ回路網に解が与えら
れる通常の走査、エラー・ストツプおよび停止ル
ーチンならびにCPUテスター（MOT）の相互関
係を示している。 プロセサＥ５（第１６Ｃ図）のための実際の監
視プログラムは、制御ROMに記憶されている。
主フレーム・ハードウエアおよびプログラミン
グ・パネル・ハードウエア（第２４Ａ図乃至第２
８Ｄ図）と関連するソフトウエアおよびプログラ
ミング・パネル・ソフトウエアは、表14に示す如
きプログラム可能コントローラの諸機能を行う。 表 14 １ パワー・アツプ診断 ２ パワー・ダウン機能 ３ 監視 ４ 実時間クロツク、周辺装置ポート・インター
フエースおよびパワー・ダウンを含むＩ／Ｏ割
込み取扱い ５ 下記を含む多ノード７×11様式を用いる論理
解、即ち、 Ａ 常開常閉リレー、および遷移接点 Ｂ コイル、ラツチ、内部コイル、消勢された
コイル、および消勢されたラツチ Ｃ カウンタ Ｄ タイマー、1.0，0.1，0.01秒 Ｅ 多重出力による計算（加減乗除）、および Ｆ シーケンサ ６ Ｉ／Ｏ取扱い、128の入出力、レジスタおよ
び256の離散型入出力への拡張 ７ プログラミング・パネルのための周辺装置ポ
ート・インターフエース、およびコンピユータ
ー・インターフエースを含む他タイプの周辺装
置に対する周辺装置ポート・アダプタ ８ オンライン診断 走査時間 論理解、Ｉ／Ｏ取扱い、周辺装置ポート・サー
ビスおよびオンライン診断を含む最大走査時間は
20ミリ秒を越えない。 Ｉ／Ｏサービス時間 全フイールドＩ／Ｏは走査毎に１回サービスさ
れる。 周辺装置ポート・インターフエース応答時間 全ての文字はデータ・オーバーランが生じる前
に読まれる。データ・オーバーランはシステム・
エラー条件である。一旦指令を受取ると、応答は
完全な要求の受取り後１秒以内に開始される。 入 力 このセクシヨンは主フレーム・ソフトウエアに
対する入力を記述する。 ユーザ論理 ユーザ論理（ロジツク）は、論理解モジユール
に対する入力である。これは、プログラミング・
パネル又は他の周辺装置を介してエンターされる
時形成されるユーザ・プログラムからなる。ユー
ザ論理データにおける全エントリは、各バイトが
８ビツトを有する２バイト・ノードからなる。ユ
ーザ論理は、処理が最初のノードから始まり論理
終端ノードで終る論理ソルバーにより順次解を与
えられる。 離散型入力 離散型入力は、Ｉ／Ｏバスに連結されたＩ／Ｏ
入力モジユールに配置された入力点の状態である
（第１図参照）。これは、それぞれ「１」または
「０」で表示される真又は偽となる。離散型入力
は、ユーザ・プログラムにおいて３つのＸが続く
参照表示１により指定される。離散型入力は消勢
され得るが、これはその状態が各Ｉ／Ｏ走査中は
更新されないことを意味する。 レジスタ入力 限られた数のレジスタ入力が、離散型Ｉ／Ｏモ
ジユールによつて主フレームに転送することがで
きる。主フレーム・ソフトウエアは、外部装置に
対するレジスタ情報の読出しおよび書込みのため
BCDから２進数へ、および２進数からBCDへの
変換を行う。レジスタＩ／Ｏモジユールは、直接
主フレームに対して10ビツトの２進ワードを出入
れ転送し、より多くのＩ／Ｏレジスタを許容す
る。 通信用周辺装置 周辺装置ポート・インターフエースは、主フレ
ームに対して一連の装置をインターフエースす
る。プログラミング・パネル２９と周辺装置ポー
ト・アダプタ３５は、直接主フレームにインター
フエースする。テープ・ローダおよび他のタイプ
のプログラミング・パネルは、周辺装置ポート・
アダプタへインターフエースできる。又、EIAタ
イプのコンピユーター・インターフエースも周辺
装置ポート・アダプタに連結することができる。
これ等の装置は主フレーム通信プロトコルを用い
て通信する。 実時間クロツク 100ヘルツの周波数で動作する実時間クロツク
は、割込み感知レジスタを介して割込み信号を与
える。このクロツクは、タイマーおよび内部クロ
ツク機能のための時間ベースを与えるのに使用さ
れる。 電源故障感知 電源故障の感知は割込み状況レジスタにおいて
得られる。パワー・ダウン故障ルーチンの実行に
は５ミリ秒の電力が必要である。電源故障処理の
完了に続いて、リセツト・プロセサ指令が制御レ
ジスタを介して発される。 監視タイマー感知 監視タイマー感知は監視タイマーの状況を検査
するための機構を提供する。もしソフトウエアが
少くとも50ミリ秒毎に１回監視タイマーを付勢で
きない場合、それは満了しそして出力を遮断させ
実行表示灯をOFFにする。 出 力 このセクシヨンは、入力および内部処理に応答
してコントローラのソフトウエアにより生成され
る出力をカバーする。 離散型出力 離散型出力は、Ｉ／Ｏバス３４（第１図参照）
に連結されたＩ／Ｏ出力モジユールの出力点の状
態である。この状態は２つの方法の内の１つで決
定される。即ち、その１はコイルを駆動する回路
網により決定される如きコイルの状態であり、そ
の２は、消勢されたコイルが論理回路により変更
されないことである。ラツチされたコイルは電源
故障中その状態を維持する。離散型出力は走査毎
に１回更新される。 レジスタ出力 １組のレジスタ値はソフトウエアを介して離散
型Ｉ／Ｏモジユールに転送することができ、その
ソフトウエアは、主フレーム処理に使用される２
進データをデータ処理用の外部装置と共に用いる
ためBCDデータに変換する。レジスタＩ／Ｏモ
ジユールは直接主フレームから10ビツトの２進レ
ジスタ値を受取り、より多くの出力レジスタを許
容する。 通信用周辺装置 周辺装置ポート・インターフエースを介して、
主フレームはこれに接続された周辺装置に対しデ
ータを送出する。これ等の通信は、主フレーム通
信プロトコルを用いて生じる。 実時間クロツク肯定応答 これは、割込み感知レジスタ内の実時間クロツ
ク感知ビツトをクリアする信号であり、次のクロ
ツク・パネルの検出を可能にする。 監視タイマー 監視タイマー・パルス（WDT）は、システム
が実行中であることを示すため走査毎に１回プロ
セサにより発される制御信号である。監視タイマ
ー・パルスを発する前に、コントローラは、監視
タイマー感知入力を検査して、システムが依然と
して適正に機能していることを検証する。監視タ
イマーは全ての離散型出力を制御し、この場合出
力が電子的に付勢されるにはONでなければなら
ない。 データ・ベース アドレスの割当て アドレスの割当てについては付属書Ａの９〜20
頁に記述されている。 外部アクセス規則 このセクシヨンは、主フレーム内の種々のメモ
リー、データ・レジスタ、アドレス・レジスタお
よび制御レジスタにアクセスするため使用される
機構および規則を規定する。 インターフエース・ベクトル・バス あらゆる活動はインターフエース・ベクトル
（IV）バスで生じる（第１６Ｃ図のプロセサＥ５
参照）IVバス上のアドレス指定は、IV左側バン
クおよびレジスタを経由する。IVL（インターフ
エース・ベクトル左側）およびIVR（インターフ
エース・ベクトル右側）は、それぞれ左側バンク
および右側バンクの256個のアドレス・ロケーシ
ヨンの１つを選択する。 主フレームのアーキテクチヤは、４つの点、即
ち入力左方、出力左方、入力右方、および出力右
方が同時に選択されることを可能にする。これは
IVL選択機構を介して制御される。IVL又はIVR
アドレスが一旦ロードされると、データは、左側
バンク（LB）および右側バンク（RB）、又は命
令セツトにより規定されるサブフイールドにおい
て得られる。 スクラツチパツド・アクセス スクラツチパツド・アクセスは右側IVバンク
による。このIVレジスタは、これに適正な選択
情報がロードされて、必要に応じてスクラツチパ
ツド読出し又はスクラツチパツド書込みを許容す
る。一旦IVレジスタにアドレスがロードされる
と、アドレスおよびデータが読まれるという操作
のためバス上に整定するのを可能にするために
は、「１」の命令待機時間が必要とされる。書込
みは待機なしで次の操作において生じる。 （例） 読出し XMT ADDR，IVR アドレスのロード XMT 00010000B，IVR 読出し選択（待機サイクル） MOV RB，R1 データの読出し 書込み XMT 00000001B，IVL 書込みの選択 XMT ADDR，IVR アドレスのロード MOV R1，LB データの書込み 論理RAMおよびコイル／レジスタRAMアクセ
ス 論理RAMおよびコイル／レジスタRAMに対
するアクセス機構は同様である。第１に、アクセ
スされるべきアドレスは、メモリー・アドレス・
レジスタにロードされる。このメモリー・アドレ
ス・レジスタは、２つの部分、即ち下位８ビツト
と上位８ビツトにおいてロードされる。これは、
バス上の適正な項目の位置を見つけるIVL選択を
用いて行われる。アドレスがロードされると、読
出し操作には３命令待機が、又書込み操作には１
命令待機が必要とされる。その一例を表15に示
す。 周辺装置ポート・インターフエース 周辺装置ポート・インターフエースは、全２重
通信を行う直列データ・チヤネルである。割込み
感知検査の間、２本の周辺装置ポート・インター
フエース状況ラインの状態が検査される。もしレ
シーバ準備完了信号（INTRRCVR）が真であれ
ば、周辺装置ポート・インターフエースは処理の
ため用意のできた文字を有し、そしてレシーバ・
ハンドラを用いてこの文字のバツフア作用に先立
つてデータの予備的処理を行うためインターフエ
ースからデータを読出す。もしトランスミツタ準
備完了信号（INTRXMIT）が真であれば、トラ
ンスミツタは文字を送ることができる。もしトラ
ンスミツタ・バツフアにデータがあれば、次の文
字がインターフエースにロードされる。 表 15 読出し XMT 00000011B，IVL
下位アドレス選択 XMT ADDRLO，LB
下位アドレスのロード XMT 0000100B IVL
上位アドレスの選択 XMT ADDRHI，LB
上位アドレスのロード XMT 00000000B，IVL 論理入力の選択 MOP 待機２ NOP 待機３ MOV RE，R1 データの読出し 書込み XMT 00000011B，IVL
下位アドレスの選択 XMT ADDRL0，LB
下位アドレスのロード XMT 00000100B，IVL
上位アドレスの選択 XMT ADDRHI，LB
上位アドレスのロード XMT 00001001B，IVL
出力データの選択 MOV DATA，LB データの書込み 離散型Ｉ／Ｏ 離散型Ｉ／Ｏは、Ｉ／Ｏバス上の各Ｉ／Ｏアド
レスに対する走査毎に１回サービスされる。一旦
Ｉ／Ｏアドレス・レジスタがロードされると、入
力付勢がONになる。データが得られる前に35命
令の待機が必要となる。この期間中、出力データ
が、コイル／レジスタRAMからアセンブルされ
そして入力点に対応する出力点に対するバイトに
パツクされる。入力データが読出され、そして出
力データがロードされる。出力付勢がONとな
り、出力ストローブが17命令後に続く。この期間
中、入力データは、復号されそしてコイル／レジ
スタRAMに記憶される。出力ストローブはクリ
アされ、出力付勢はOFFにされる。このサイク
ルは、システム内の８つのＩ／Ｏ点の各々につい
て反復される。 レジスタＩ／Ｏ レジスタＩ／Ｏは、レジスタ付勢が用いられる
点を除いて離散型Ｉ／Ｏと同じシーケンスに従
う。同様なタイミング挿入が使用される。 メモリーの構成 スクラツチパツド スクラツチパツドの構成は付属書Ａの14〜18頁
に示される。 論理RAMの構成 論理RAMの最初の10バイトは、表16に示され
る如くシステム状況情報のため確保されている。 コイル／レジスタRAMの構成 Ｉ／Ｏ情報は、表17に示される如くＩ／Ｏ点当
り１つの４ビツトのニブルが割当てられる。この
表は又履歴の拡張およびレジスタ情報の構成につ
いても示している。 ノード・タイプ ノード・タイプの構成については表18に、又ノ
ード様式については表19に示されている。 通信プロトコル Ｉ／Ｏ割当て ビツト ピンアウト ０ １ １ ２ ３ ２ ３ ４ ４ ５ ５ ６ ６ ７ ７ ８ Ｉ／Ｏバス上のストリツプおよびバイト選択
は、表20に示す如く1/4コードである。 この様式は、データ・バイト当り８点を有する
最大16データ・バイト・アドレス、即ち128I／Ｏ
点を提供する。 レジスタＩ／Ｏおよび拡張された離散型Ｉ／Ｏ
は、表21に示した如きレジスタ・アドレス・スペ
ースを介して生じ得る。 データ様式の規則 全てのアドレス・バスおよびデータ・バスの下
位ビツトは「０」を付され、その数はそれより上
位のビツトについて１宛増加する。従つて、いく
つかのバスの上位ビツトは下記の如くである。即
ち、 IVバス ＝７ 命令データ ＝15 命令アドレス ＝12 このことはシグネテイクス社の８×300プロセ
サ製作規程とは合致せず、その結果CPUハード
ウエアにおいて補正される（第１３Ａ図乃至第１
８Ｂ図参照）。
主フレーム・ハードウエアの説明 中央処理装置とメモリーとは電源と関連して第
１図に示されるハウジング２２内に収納された主
フレームを構成し、これについては、CPUに関
しては第１３Ａ図乃至第１８Ｄ図、メモリーに関
しては第１９Ａ図乃至第２３Ｄ図に説明されてい
る。電源は、エレクトロニクスにおける通常の技
術を有する者にとつてその構成は周知であるため
詳細には述べない。電源部に関する要件として
は、CPUおよびメモリーを駆動するために必要
な直流電力を提供することである。CPUおよび
メモリーに対する略図およびプログラミング・パ
ネルの略図（第２４Ａ図乃至第２８Ｄ図）は各構
成要素を参照番号で示し、更に個々の要素の値を
識別し、使用された集積回路のタイプ（例えば、
第１６Ｃ図に示した別個のコンデンサＣ５）を識
別する。入力および出力は、各図間の全ての相互
接続関係が容易に確認できるように識別される。
他にことわりがなければ、全ての抵抗値はオーム
で1/4ワツト、５％のものであり、全てのコンデ
ンサはマイクロフアラツド、50VDC，20％、全
てのICはCPUの図に関しては構成要素Ｅ２，Ｆ
２〜Ｆ４，Ｃ１，Ｃ２，Ｃ１１，Ｃ１２，Ｅ５，
Ａ２，Ａ３およびCPUに関するＨ１、メモリ
ー・ボードに関する構成要素Ｄ３〜Ｎ３，Ｄ５〜
Ｎ５，Ｄ７〜Ｎ７，Ｄ８〜Ｎ８，Ｈ１およびＮ１
を除いて74シリーズ型である。これ等の構成要素
は、使用された集積回路の構成要素のタイプを指
定するため、当業者にとつて公知の他の番号で識
別される。 切離された回路のつながりは添付図面のシート
番号およびゾーンにより（ ）内に示されてい
る。このシート番号は、信号が入出する適正な図
面を見出すため表13に示された番号を加算しなけ
ればならない。ゾーン番号は（ ）内の番号が続
く文字で、各図の周囲の文字および番号と対応し
ている。ゾーン番号は、地図において地理学的位
置を見出すのと同じように、前記信号に対する正
確な場所を見出すのに使用される。 このように、第１３Ａ図の左上隅部では
「（3C1）」として表わされた場所から信号
LRSELLが入る。従つて、（ ）内のシート番号
は「３」である。表13においては、この番号は第
１５Ａ図乃至第１５Ｄ図を表わす１５に変換され
る。第１５Ａ図乃至第１５Ｄ図においては、ゾー
ン「C1」は第１５Ｂ図を示し、信号「LRSELL」
は第１３Ａ図の左上隅部と対応する表示された宛
先（１Ｄ４）を有することが判る。 これ等図面内の構成要素に対する参照は、各図
と関連する部品番号によつて行われる。従つて、
第１３Ｄ図においては、コンデンサＣ１は同図の
左側部分に示された10マイクロフアラツド、35ボ
ルトのコンデンサを示す。集積回路の構成要素
は、IC構成要素を示すブロツク内又はその付近
に示される文字と番号の組合せにより参照され
る。再び第１３Ｄ図において、集積回路は「A7」
として示される出力LA３Ｌ乃至LAOLを有する
ように示されている。このIC構成要素は構成要
素番号「LS169A」を有する「74」シリーズであ
る。IC構成要素内の多くの構成要素で集積回路
構成要素を指示するためには、集積回路構成要素
内の前記構成要素の出力リード番号を参照する。
従つて、第１３Ａ図においては、集積回路構成要
素Ｈ６は８つのドライバを有する。もし最上位の
ドライバを参照する場合、これはＨ６−９と識別
されることになり、番号「９」は前記ドライバと
関連する出力のリード９を参照する。 更に、論理ゲートは部品番号および出力ライン
により規定される。第１５Ｃ図においては、左下
のNANDゲートはＨ２−８と呼ばれる。 表 13 図 番 （ ）内のシート番 号に付加される番号 １３Ａ〜１８Ｄ １２ １９Ａ〜２３Ｄ １８ ２４Ａ〜２８Ｄ ２３ 主フレーム・ハードウエア 第１３Ａ図乃至第１８Ｄ図は、プログラム可能
コントローラ２０の主フレーム３９に用いられる
中央処理装置３１（第１Ｂ図参照）を完全に示す
回路図である。第１６Ｂ図に最もよく示すよう
に、シグネテイツクス社の８×300マイクロプロ
セサＥ５はそのプロセサとして作用する。1K×
16ビツトのプログラムROM（構成要素Ｆ１，Ｆ
２，Ｆ３およびＦ４）は制御用ソフトウエアを含
む。別の機能性はこの1KのROMを更に大きな
ROMで置換することにより提供することができ
る。このプログラムROMの内容は制御ソフトウ
エアにとつて直接にアクセス可能ではない。これ
は診断およびシステム・テストのためのテスト時
点で使用できる。 インターフエース・ベクトル シグネテイツクス社の８×300は、プロセサの
一体部分としてのランダム記憶装置は有していな
い。プロセサESに対する全てのインターフエー
スは、インターフエース・ベクトル・ライン
IV０〜IV７上のインターフエース・ベクトル
（IV）によつてなされる。２組のインターフエー
ス・ベクトルがあり、その１つは「左側バンク」
にあり他は「右側バンク」にある。各バンクは
256個のベクトルを支持することができる。右側
バンクは、スクラツチパツド・メモリー、論理的
RAM読出し、およびコイルRAM下位アドレス
のために使用される。スクラツチパツド・メモリ
ーは、第１７Ｂ図および第１７Ｃ図において集積
回路構成要素Ａ２，Ａ３およびドライバＢ２とし
て示されている。インターフエース・ベクトルの
左側バンクは、レジスタ、状況および制御情報、
コラム・ソルバー（後述する）および周辺装置ポ
ート・インターフエースを有している。プロセサ
Ｅ５のアーキテクチヤは同時の入力および出力ポ
ート使用を可能にするため、同一命令においてバ
ンク間データ移動が可能となる。即ち、命令の
間、データを左側バンクから右側バンクへ、又は
その反対方向に移動させることができる。 スクラツチパツドRAM 前述の如く、スクラツチパツドRAMは、集積
回路の構成要素Ａ２，Ａ３およびドライバＢ２と
して第１７Ｂ図および第１７Ｃ図に示されてい
る。このスクラツチパツドRAMは256バイトの
一時的データ記憶装置を提供する。これは停電時
には維持されない。このRAMは右側インターフ
エース・ベクトル・バンク・レジスタに配置され
ている。下記のタイミング制限がこのスクラツチ
パツドのアクセスに適用できる。即ち、 アドレス・レジスタのロード−データ読出し−
１命令待機 データ書込み−アドレス・レジスタのロード−
１命令待機 データ書込み−データ読出し−２命令待機 データ書込み−データ書込み−１命令待機 論理RAM 論理RAMは第１９Ａ図乃至第１９Ｂ図および
第２０Ａ図乃至第２０Ｄ図に完全に示されてい
る。第１９Ａ図乃至第１９Ｄ図内の集積回路要素
Ｄ３，Ｄ５，Ｅ３，Ｅ５，Ｆ３，Ｆ５，Ｈ３，Ｈ
５，Ｋ３，Ｋ５，Ｌ３，Ｌ５，Ｍ３，Ｍ５，Ｎ
３，Ｎ５および第２０Ａ図乃至第２０Ｄ図内の構
成要素Ｄ７，Ｄ８，Ｅ７，Ｅ８，Ｆ７，Ｆ８，Ｈ
７，Ｈ８，Ｋ７，Ｋ８，Ｌ７，Ｌ８，Ｍ７，Ｍ
８，Ｎ７，Ｎ８により示された実際のRAMメモ
リーに加えて、第１９Ａ図乃至第１９Ｄ図および
第２０Ａ図乃至第２０Ｄ図に示された他のアドレ
ス指定および駆動回路網は全て広義において論理
RAMと呼ばれるものを構成する。 この論理RAMはユーザ・プログラムを記憶す
るのに使用される。これは、書込みのため左側バ
ンクにそして読出しのため右側バンク上に常駐す
る。このRAMは、物理的アドレスを構成するよ
う連結された２つのアドレス・レジスタを有して
いる。アドレス・レジスタを増分する信号が使用
可能である。論理RAMの内容は電源故障の間保
持される。下記のタイミング上の制約が論理
RAMに適用される。即ち、 アドレス・レジスタのロード−データ読出し−
３命令待機 アドレス・レジスタのロード−データ書込み−
１命令待機 データ書込み−データ読出し−２命令待機 データ書込み−データ書込み−１命令待機 コイル／レジスタRAM コイル／レジスタRAMは第２１Ａ図乃至第２
１Ｄ図に示される。論理RAMと同様に、コイ
ル／レジスタRAMも又、メモリーの集積回路構
成要素Ｋ１，Ｈ１，Ｍ１、およびＮ１に加えて、
第２１Ａ図乃至第２１Ｄ図に示す如くアドレス指
定およびバツフア回路を包含している。このコイ
ル／レジスタRAMは、入出力データおよびレジ
スタ値を記憶するために使用される。そのデータ
は電源故障においても保持され、このRAMは物
理的アドレスを形成するため連結された２個のア
ドレス・レジスタを有している。メモリー・アド
レス増分機能が利用できる。コイル／レジスタ
RAMの基本サイズは256×４ビツトである。こ
のコイル／レジスタRAMは左側バンクにあつ
て、論理RAMと同じタイミング制限を有する。 実時間クロツク 実時間クロツクは第１５Ａ図および第１５Ｂ図
に示されており、集積回路構成要素Ｈ８，Ｈ７，
Ｈ６，Ｈ５，１１からなつている。この実時間ク
ロツクは、10ミリ秒毎に１回の固定された割合で
パルスを発生する。このパルスは状況感知レジス
タ（以下に説明する）内の１ビツトをセツトす
る。プロセサ内のソフトウエアは、制御レジスタ
（以下に説明する）を介して実時間クロツクに肯
定応答する。このクロツクは、それが肯定応答さ
れるかどうかに関わりなくパルスを生成し続け
る。 監視タイマー 監視タイマーは、第１５Ｃ図において集積回路
構成要素Ｅ７として示され、掃引（又は走査）終
了処理の一部としてソフトウエアにより付勢され
る監視タイマー信号（WDTH）を生成する。も
しこのソフトウエアが少くとも50ミリ秒に１回監
視タイマー信号を付勢できない場合、主フレーム
実行表示灯２４（第１図参照）はOFFとなり、
Ｉ／Ｏ出力は遮断される。監視タイマーの状態は
状況感知レジスタを介してもまた使用できる。 周辺装置ポート・インターフエース 第１７Ａ図および第１７Ｃ図に示された周辺装
置ポート・インターフエースは、主フレームに直
列入力を与える。このインターフエースは、プロ
グラミング・パネル２９と周辺装置ポート・アダ
プタ３５（第１図参照）によつて使用される。状
況情報は、割込み感知レジスタと状況感知レジス
タにおいて使用可能である。周辺ポート・アダプ
タは、周辺装置からの入力データを与え、そして
このデータを再びこれ等の周辺装置に返送する。 入力／出力 第１４Ａ図および第１４Ｂ図は、主フレームか
らＩ／Ｏシステム２８の一部を成すＩ／Ｏバス
（第１図参照）へのデータの入出力伝送を行うた
めの電気回路である。プログラム可能コントロー
ラには２つのタイプのＩ／Ｏがある。離散型Ｉ／
Ｏは、Ｉ／Ｏモジユールを介してＩ／Ｏバス上の
入力点および出力点へインターフエースするため
に使用される。ワードＩ／Ｏは離散型Ｉ／Ｏモジ
ユールの使用により得ることができ、典型的な２
進化10進（BCD）様式から、外部レジスタから
データを読出すためコントローラが使用する２進
様式へ変換できる。２進出力データも又、データ
を外部レジスタに書込むためソフトウエアによつ
てBCDデータに変換される。この変換を説明す
る更に高いレベルのコードを３２に示す。10ビツ
ト・ワードにおけるレジスタＩ／Ｏも又、コント
ローラによりレジスタ・マルチプレクサ・モジユ
ールを介して可能になる。 システム制御部 システム制御部は制御レジスタおよび割込み感
知レジスタを含み、第１５Ａ図乃至第１５Ｄ図に
おいて集積回路構成要素Ｃ６，Ｅ９，Ｄ８，Ｈ１
１，Ｆ１０，Ｆ９，Ｆ８，Ｈ１０，Ｈ９，Ｄ４，
Ｅ１２，Ｆ１２，Ｆ１１，Ｅ１１として示されて
いる。制御レジスタを含むこのシステム制御部
は、制御パルスをトリガーするために使用され、
この制御パルスは、制御レジスタがロードされる
時活動状態になる信号である。制御レジスタの内
容は下記の如く復号される。即ちコード パルス ７ プロセサをリセツト ６ 実時間クロツクを肯定応答 ５ 監視タイマー ４ 周辺装置ポート・インターフエース ・レシーバ 準備完了をクリア ３ 不使用 ２ 不使用 １ コイル・アドレス・レジスタおよび 零増分論理レジスタを増分 割込み感知レジスタ 割込み感知レジスタは、第１５Ｃ図および第１
５Ｄ図において集積回路要素Ｃ４およびＣ５とし
て示されている。割込み感知レジスタは、４つの
実時間システム活動、即ち電源故障検出、実時間
クロツクのチツク、周辺装置ポート・インターフ
エース・レシーバ準備完了、および周辺装置ポー
トのインターフエース・トランスミツタ準備完
了、に対する感知機構を提供するために使用され
る。ソフトウエアがデータが消失しないことを保
証するインターバルで前期諸条件に対する検査を
行わねばならないと云う点において真の割込み構
造はない。 割込み感知レジスタは、２つの別の信号を発生
し、これらは、Ｉ／Ｏテスト・コネクタおよび
CPUテスタ（MOT）が取付けられる時これを表
示する。この割込み感知レジスタは下記の如く復
号される。即ち、コード 条 件 ７ Ｉ／Ｏテスタが接続された ６ CPUテスタが接続された ５ Ｉ／Ｏ使用中 ４ 不使用 ３ 周辺装置ポート・インターフエー ス・トランスミツタ準備完了 ２ 周辺装置ポート・インターフエース ・レシーバ・データ準備完了 １ 実時間クロツク（100ヘルツ） ０ 電源故障 状況感知レジスタ 状況感知レジスタは、割込み感知レジスタと同
じ集積回路構成要素を使用し、この割込み感知シ
ステムの一部である。状況感知レジスタは、主フ
レームソフトウエアにハードウエア状況情報を与
えるために使用される。この状況感知レジスタの
内容は下記の如く復号される。即ち、ビツト 状 況 ７ 不使用 ６ 周辺装置ポート・インターフエース （EAI＝１） ５ 周辺装置ポート・インターフエース におけるオーバン・エラーなし ４ 周辺装置ポート・インターフエース におけるバリテイ／フレーム・エラ ー ３ 監視タイマーRUN（WTD RUN ＝１） ２ メモリー保護 １ レジスタＩ／Ｏ入力−ビツト９ ０ レジスタＩ／Ｏ入力−ビツト８ ソフトウエアの総括 主フレーム・ソフトウエアのブロツク図は第９
図に示されている。同図は、マイクロプロセサ
ROMに記憶された監視プログラム（EXEC）が
論理ソルバー、周辺装置ポート・ハンドラー、
Ｉ／Ｏハンドラーおよびオンライン診断並びにパ
ワー・アツプおよびパワー・ダウン・シーケンス
と通信することを示している。パワー・アツプ・
シーケンスは又CPUテスタ（MOTモニター）と
も通信する。 第１０Ａ図および第１０Ｂ図はソフトウエアの
データ・フロー経路を示す。第１０Ａ図はプログ
ラム可能コントローラの通常動作に対するもの
で、第１０Ｂ図はパワー・アツプおよびパワー・
ダウン・シーケンスの間のソフトウエア・デー
タ・フロー経路を示す。 第１１図はパワー・アツプ、監視、割込み取扱
いＩ／Ｏ取扱い、論理解操作、指令取扱い、およ
びオンライン診断の間の全般的タイミングを示し
ており、パルス内の文字の情報は第１１図の下に
説明されている。 第１２図は、ソフトウエア状態図であり、これ
は、パワー・アツプ・シーケンスおよびパワー・
ダウン・シーケンス、ユーザ回路網に解が与えら
れる通常の走査、エラー・ストツプおよび停止ル
ーチンならびにCPUテスター（MOT）の相互関
係を示している。 プロセサＥ５（第１６Ｃ図）のための実際の監
視プログラムは、制御ROMに記憶されている。
主フレーム・ハードウエアおよびプログラミン
グ・パネル・ハードウエア（第２４Ａ図乃至第２
８Ｄ図）と関連するソフトウエアおよびプログラ
ミング・パネル・ソフトウエアは、表14に示す如
きプログラム可能コントローラの諸機能を行う。 表 14 １ パワー・アツプ診断 ２ パワー・ダウン機能 ３ 監視 ４ 実時間クロツク、周辺装置ポート・インター
フエースおよびパワー・ダウンを含むＩ／Ｏ割
込み取扱い ５ 下記を含む多ノード７×11様式を用いる論理
解、即ち、 Ａ 常開常閉リレー、および遷移接点 Ｂ コイル、ラツチ、内部コイル、消勢された
コイル、および消勢されたラツチ Ｃ カウンタ Ｄ タイマー、1.0，0.1，0.01秒 Ｅ 多重出力による計算（加減乗除）、および Ｆ シーケンサ ６ Ｉ／Ｏ取扱い、128の入出力、レジスタおよ
び256の離散型入出力への拡張 ７ プログラミング・パネルのための周辺装置ポ
ート・インターフエース、およびコンピユータ
ー・インターフエースを含む他タイプの周辺装
置に対する周辺装置ポート・アダプタ ８ オンライン診断 走査時間 論理解、Ｉ／Ｏ取扱い、周辺装置ポート・サー
ビスおよびオンライン診断を含む最大走査時間は
20ミリ秒を越えない。 Ｉ／Ｏサービス時間 全フイールドＩ／Ｏは走査毎に１回サービスさ
れる。 周辺装置ポート・インターフエース応答時間 全ての文字はデータ・オーバーランが生じる前
に読まれる。データ・オーバーランはシステム・
エラー条件である。一旦指令を受取ると、応答は
完全な要求の受取り後１秒以内に開始される。 入 力 このセクシヨンは主フレーム・ソフトウエアに
対する入力を記述する。 ユーザ論理 ユーザ論理（ロジツク）は、論理解モジユール
に対する入力である。これは、プログラミング・
パネル又は他の周辺装置を介してエンターされる
時形成されるユーザ・プログラムからなる。ユー
ザ論理データにおける全エントリは、各バイトが
８ビツトを有する２バイト・ノードからなる。ユ
ーザ論理は、処理が最初のノードから始まり論理
終端ノードで終る論理ソルバーにより順次解を与
えられる。 離散型入力 離散型入力は、Ｉ／Ｏバスに連結されたＩ／Ｏ
入力モジユールに配置された入力点の状態である
（第１図参照）。これは、それぞれ「１」または
「０」で表示される真又は偽となる。離散型入力
は、ユーザ・プログラムにおいて３つのＸが続く
参照表示１により指定される。離散型入力は消勢
され得るが、これはその状態が各Ｉ／Ｏ走査中は
更新されないことを意味する。 レジスタ入力 限られた数のレジスタ入力が、離散型Ｉ／Ｏモ
ジユールによつて主フレームに転送することがで
きる。主フレーム・ソフトウエアは、外部装置に
対するレジスタ情報の読出しおよび書込みのため
BCDから２進数へ、および２進数からBCDへの
変換を行う。レジスタＩ／Ｏモジユールは、直接
主フレームに対して10ビツトの２進ワードを出入
れ転送し、より多くのＩ／Ｏレジスタを許容す
る。 通信用周辺装置 周辺装置ポート・インターフエースは、主フレ
ームに対して一連の装置をインターフエースす
る。プログラミング・パネル２９と周辺装置ポー
ト・アダプタ３５は、直接主フレームにインター
フエースする。テープ・ローダおよび他のタイプ
のプログラミング・パネルは、周辺装置ポート・
アダプタへインターフエースできる。又、EIAタ
イプのコンピユーター・インターフエースも周辺
装置ポート・アダプタに連結することができる。
これ等の装置は主フレーム通信プロトコルを用い
て通信する。 実時間クロツク 100ヘルツの周波数で動作する実時間クロツク
は、割込み感知レジスタを介して割込み信号を与
える。このクロツクは、タイマーおよび内部クロ
ツク機能のための時間ベースを与えるのに使用さ
れる。 電源故障感知 電源故障の感知は割込み状況レジスタにおいて
得られる。パワー・ダウン故障ルーチンの実行に
は５ミリ秒の電力が必要である。電源故障処理の
完了に続いて、リセツト・プロセサ指令が制御レ
ジスタを介して発される。 監視タイマー感知 監視タイマー感知は監視タイマーの状況を検査
するための機構を提供する。もしソフトウエアが
少くとも50ミリ秒毎に１回監視タイマーを付勢で
きない場合、それは満了しそして出力を遮断させ
実行表示灯をOFFにする。 出 力 このセクシヨンは、入力および内部処理に応答
してコントローラのソフトウエアにより生成され
る出力をカバーする。 離散型出力 離散型出力は、Ｉ／Ｏバス３４（第１図参照）
に連結されたＩ／Ｏ出力モジユールの出力点の状
態である。この状態は２つの方法の内の１つで決
定される。即ち、その１はコイルを駆動する回路
網により決定される如きコイルの状態であり、そ
の２は、消勢されたコイルが論理回路により変更
されないことである。ラツチされたコイルは電源
故障中その状態を維持する。離散型出力は走査毎
に１回更新される。 レジスタ出力 １組のレジスタ値はソフトウエアを介して離散
型Ｉ／Ｏモジユールに転送することができ、その
ソフトウエアは、主フレーム処理に使用される２
進データをデータ処理用の外部装置と共に用いる
ためBCDデータに変換する。レジスタＩ／Ｏモ
ジユールは直接主フレームから10ビツトの２進レ
ジスタ値を受取り、より多くの出力レジスタを許
容する。 通信用周辺装置 周辺装置ポート・インターフエースを介して、
主フレームはこれに接続された周辺装置に対しデ
ータを送出する。これ等の通信は、主フレーム通
信プロトコルを用いて生じる。 実時間クロツク肯定応答 これは、割込み感知レジスタ内の実時間クロツ
ク感知ビツトをクリアする信号であり、次のクロ
ツク・パネルの検出を可能にする。 監視タイマー 監視タイマー・パルス（WDT）は、システム
が実行中であることを示すため走査毎に１回プロ
セサにより発される制御信号である。監視タイマ
ー・パルスを発する前に、コントローラは、監視
タイマー感知入力を検査して、システムが依然と
して適正に機能していることを検証する。監視タ
イマーは全ての離散型出力を制御し、この場合出
力が電子的に付勢されるにはONでなければなら
ない。 データ・ベース アドレスの割当て アドレスの割当てについては付属書Ａの９〜20
頁に記述されている。 外部アクセス規則 このセクシヨンは、主フレーム内の種々のメモ
リー、データ・レジスタ、アドレス・レジスタお
よび制御レジスタにアクセスするため使用される
機構および規則を規定する。 インターフエース・ベクトル・バス あらゆる活動はインターフエース・ベクトル
（IV）バスで生じる（第１６Ｃ図のプロセサＥ５
参照）IVバス上のアドレス指定は、IV左側バン
クおよびレジスタを経由する。IVL（インターフ
エース・ベクトル左側）およびIVR（インターフ
エース・ベクトル右側）は、それぞれ左側バンク
および右側バンクの256個のアドレス・ロケーシ
ヨンの１つを選択する。 主フレームのアーキテクチヤは、４つの点、即
ち入力左方、出力左方、入力右方、および出力右
方が同時に選択されることを可能にする。これは
IVL選択機構を介して制御される。IVL又はIVR
アドレスが一旦ロードされると、データは、左側
バンク（LB）および右側バンク（RB）、又は命
令セツトにより規定されるサブフイールドにおい
て得られる。 スクラツチパツド・アクセス スクラツチパツド・アクセスは右側IVバンク
による。このIVレジスタは、これに適正な選択
情報がロードされて、必要に応じてスクラツチパ
ツド読出し又はスクラツチパツド書込みを許容す
る。一旦IVレジスタにアドレスがロードされる
と、アドレスおよびデータが読まれるという操作
のためバス上に整定するのを可能にするために
は、「１」の命令待機時間が必要とされる。書込
みは待機なしで次の操作において生じる。 （例） 読出し XMT ADDR，IVR アドレスのロード XMT 00010000B，IVR 読出し選択（待機サイクル） MOV RB，R1 データの読出し 書込み XMT 00000001B，IVL 書込みの選択 XMT ADDR，IVR アドレスのロード MOV R1，LB データの書込み 論理RAMおよびコイル／レジスタRAMアクセ
ス 論理RAMおよびコイル／レジスタRAMに対
するアクセス機構は同様である。第１に、アクセ
スされるべきアドレスは、メモリー・アドレス・
レジスタにロードされる。このメモリー・アドレ
ス・レジスタは、２つの部分、即ち下位８ビツト
と上位８ビツトにおいてロードされる。これは、
バス上の適正な項目の位置を見つけるIVL選択を
用いて行われる。アドレスがロードされると、読
出し操作には３命令待機が、又書込み操作には１
命令待機が必要とされる。その一例を表15に示
す。 周辺装置ポート・インターフエース 周辺装置ポート・インターフエースは、全２重
通信を行う直列データ・チヤネルである。割込み
感知検査の間、２本の周辺装置ポート・インター
フエース状況ラインの状態が検査される。もしレ
シーバ準備完了信号（INTRRCVR）が真であれ
ば、周辺装置ポート・インターフエースは処理の
ため用意のできた文字を有し、そしてレシーバ・
ハンドラを用いてこの文字のバツフア作用に先立
つてデータの予備的処理を行うためインターフエ
ースからデータを読出す。もしトランスミツタ準
備完了信号（INTRXMIT）が真であれば、トラ
ンスミツタは文字を送ることができる。もしトラ
ンスミツタ・バツフアにデータがあれば、次の文
字がインターフエースにロードされる。 表 15 読出し XMT 00000011B，IVL
下位アドレス選択 XMT ADDRLO，LB
下位アドレスのロード XMT 0000100B IVL
上位アドレスの選択 XMT ADDRHI，LB
上位アドレスのロード XMT 00000000B，IVL 論理入力の選択 MOP 待機２ NOP 待機３ MOV RE，R1 データの読出し 書込み XMT 00000011B，IVL
下位アドレスの選択 XMT ADDRL0，LB
下位アドレスのロード XMT 00000100B，IVL
上位アドレスの選択 XMT ADDRHI，LB
上位アドレスのロード XMT 00001001B，IVL
出力データの選択 MOV DATA，LB データの書込み 離散型Ｉ／Ｏ 離散型Ｉ／Ｏは、Ｉ／Ｏバス上の各Ｉ／Ｏアド
レスに対する走査毎に１回サービスされる。一旦
Ｉ／Ｏアドレス・レジスタがロードされると、入
力付勢がONになる。データが得られる前に35命
令の待機が必要となる。この期間中、出力データ
が、コイル／レジスタRAMからアセンブルされ
そして入力点に対応する出力点に対するバイトに
パツクされる。入力データが読出され、そして出
力データがロードされる。出力付勢がONとな
り、出力ストローブが17命令後に続く。この期間
中、入力データは、復号されそしてコイル／レジ
スタRAMに記憶される。出力ストローブはクリ
アされ、出力付勢はOFFにされる。このサイク
ルは、システム内の８つのＩ／Ｏ点の各々につい
て反復される。 レジスタＩ／Ｏ レジスタＩ／Ｏは、レジスタ付勢が用いられる
点を除いて離散型Ｉ／Ｏと同じシーケンスに従
う。同様なタイミング挿入が使用される。 メモリーの構成 スクラツチパツド スクラツチパツドの構成は付属書Ａの14〜18頁
に示される。 論理RAMの構成 論理RAMの最初の10バイトは、表16に示され
る如くシステム状況情報のため確保されている。 コイル／レジスタRAMの構成 Ｉ／Ｏ情報は、表17に示される如くＩ／Ｏ点当
り１つの４ビツトのニブルが割当てられる。この
表は又履歴の拡張およびレジスタ情報の構成につ
いても示している。 ノード・タイプ ノード・タイプの構成については表18に、又ノ
ード様式については表19に示されている。 通信プロトコル Ｉ／Ｏ割当て ビツト ピンアウト ０ １ １ ２ ３ ２ ３ ４ ４ ５ ５ ６ ６ ７ ７ ８ Ｉ／Ｏバス上のストリツプおよびバイト選択
は、表20に示す如く1/4コードである。 この様式は、データ・バイト当り８点を有する
最大16データ・バイト・アドレス、即ち128I／Ｏ
点を提供する。 レジスタＩ／Ｏおよび拡張された離散型Ｉ／Ｏ
は、表21に示した如きレジスタ・アドレス・スペ
ースを介して生じ得る。 データ様式の規則 全てのアドレス・バスおよびデータ・バスの下
位ビツトは「０」を付され、その数はそれより上
位のビツトについて１宛増加する。従つて、いく
つかのバスの上位ビツトは下記の如くである。即
ち、 IVバス ＝７ 命令データ ＝15 命令アドレス ＝12 このことはシグネテイクス社の８×300プロセ
サ製作規程とは合致せず、その結果CPUハード
ウエアにおいて補正される（第１３Ａ図乃至第１
８Ｂ図参照）。
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
バスの割当て
命令の宛先アドレス・フイールドがIVRレジス
タ１７を規定する時、８ビツト・オペランドがス
クラツチパツド・アドレス指定レジスタにロード
される。このスクラツチパツド・メモリーに対す
る将来のあらゆる参照は、このオペランドによつ
て選択されるワード（256個の内の１つ）に対し
てなされる。 IVバス・アドレス指定 宛先アドレスとしてIVLレジスタ０７を指定す
る命令は、IV選択レジスタに対し８ビツトのオ
ペランドを送出する。このオペランドは、どのレ
ジスタおよびデータ・ポートがレジスタ２Ｎおよ
び３Ｎに対する将来の全ての参照時において
CPUによりIVバスでアクセスされることになる
かを指定する。 表 21 ビツト 名 称 用 途 ７−０ IOWORDSL ワード選択 CPU命令は「左側バンク」２Ｎ又は「右側バ
ンク」３Ｎのいずれかから読出す。この４つの選
択は、IVLレジスタに送られる８ビツトのオペラ
ンドによつて規定される。 出力の割当て 出力の割当てについては表22に示されている。 IV入力の割当て IV入力の割当てについては表23に示されてい
る。 制御パルス・ビツトの割当て 制御パルスは、表24に示されるように制御レジ
スタの下位の３ビツトから復号される。 状況入力割当て、割込み感知 状況入力の割当て、割込み感知については表25
に示されている。 状況感知 状況感知割当てについては、表26に示されてい
る。 メモリーのタイミング スクラツチパツド、ロジツクおよびコイル
RAMは、CPUより低速で動作し、このためある
操作の間で待機サイクルを必要とする（命令はメ
モリーに対して影響を及ぼさない）。メモリーに
影響を及ぼす命令は、アドレス指定（Ａ）、読出
し（Ｒ）および書込み（Ｗ）である。待機サイク
ルについては表示27に示されている。 アドレス・サイクルは、スクラツチパツド・ア
ドレスをロードし、あるいはコイル・アドレス又
は論理アドレスのバイトを増分又はロードするも
のである。上記３つのメモリー、周辺装置インタ
ーフエース又は垂直方向コラム・ソルバーのいず
れかに対する書込みサイクルは、これ等装置のい
ずれかに対する別の書込みサイクルの前に少なく
とも１つの待機サイクルを有する。
タ１７を規定する時、８ビツト・オペランドがス
クラツチパツド・アドレス指定レジスタにロード
される。このスクラツチパツド・メモリーに対す
る将来のあらゆる参照は、このオペランドによつ
て選択されるワード（256個の内の１つ）に対し
てなされる。 IVバス・アドレス指定 宛先アドレスとしてIVLレジスタ０７を指定す
る命令は、IV選択レジスタに対し８ビツトのオ
ペランドを送出する。このオペランドは、どのレ
ジスタおよびデータ・ポートがレジスタ２Ｎおよ
び３Ｎに対する将来の全ての参照時において
CPUによりIVバスでアクセスされることになる
かを指定する。 表 21 ビツト 名 称 用 途 ７−０ IOWORDSL ワード選択 CPU命令は「左側バンク」２Ｎ又は「右側バ
ンク」３Ｎのいずれかから読出す。この４つの選
択は、IVLレジスタに送られる８ビツトのオペラ
ンドによつて規定される。 出力の割当て 出力の割当てについては表22に示されている。 IV入力の割当て IV入力の割当てについては表23に示されてい
る。 制御パルス・ビツトの割当て 制御パルスは、表24に示されるように制御レジ
スタの下位の３ビツトから復号される。 状況入力割当て、割込み感知 状況入力の割当て、割込み感知については表25
に示されている。 状況感知 状況感知割当てについては、表26に示されてい
る。 メモリーのタイミング スクラツチパツド、ロジツクおよびコイル
RAMは、CPUより低速で動作し、このためある
操作の間で待機サイクルを必要とする（命令はメ
モリーに対して影響を及ぼさない）。メモリーに
影響を及ぼす命令は、アドレス指定（Ａ）、読出
し（Ｒ）および書込み（Ｗ）である。待機サイク
ルについては表示27に示されている。 アドレス・サイクルは、スクラツチパツド・ア
ドレスをロードし、あるいはコイル・アドレス又
は論理アドレスのバイトを増分又はロードするも
のである。上記３つのメモリー、周辺装置インタ
ーフエース又は垂直方向コラム・ソルバーのいず
れかに対する書込みサイクルは、これ等装置のい
ずれかに対する別の書込みサイクルの前に少なく
とも１つの待機サイクルを有する。
【表】
【表】
表 24コード
パルス
７ ＝プロセサ・リセツト
６ ＝RTC肯定応答
５ ＝WDTパルス
４ ＝プログラミング・パネルROV準備
完を了クリア ３ ＝ ２ ＝ １ ＝コイル・アドレスを増分 ０ ＝論理（ロジツク）アドレスを増分 表 25ビツト＃ 入 力 ７ ＝Ｉ／Ｏテスタ接続 ６ ＝CPUテスタ接続 ５ ＝Ｉ／Ｏ使用中 ４ ＝ ３ ＝周辺装置XMT準備完了 ２ ＝周辺装置RCV準備完了 １ ＝実時間クロツク（100Hz） ０ ＝パワー・ダウン警告 表 26ビツト＃ 入 力 ７ ＝ ６ ＝EIA周辺装置 ５ ＝周辺装置非オーバーラン ４ ＝周辺装置通信エラー ３ ＝WDT実行 ２ ＝メモリー保護 １ ＝インターフエース・データ・ビツト
９ ０ ＝インターフエース・データ・ビツト
８
完を了クリア ３ ＝ ２ ＝ １ ＝コイル・アドレスを増分 ０ ＝論理（ロジツク）アドレスを増分 表 25ビツト＃ 入 力 ７ ＝Ｉ／Ｏテスタ接続 ６ ＝CPUテスタ接続 ５ ＝Ｉ／Ｏ使用中 ４ ＝ ３ ＝周辺装置XMT準備完了 ２ ＝周辺装置RCV準備完了 １ ＝実時間クロツク（100Hz） ０ ＝パワー・ダウン警告 表 26ビツト＃ 入 力 ７ ＝ ６ ＝EIA周辺装置 ５ ＝周辺装置非オーバーラン ４ ＝周辺装置通信エラー ３ ＝WDT実行 ２ ＝メモリー保護 １ ＝インターフエース・データ・ビツト
９ ０ ＝インターフエース・データ・ビツト
８
【表】
スクラツチパツド １ ０ ０ １
２ １ ０ ０ ０
パワー・ダウン 電力がOFFになるかあるいは電源ラインに障
害が生じる時は常に、状況感知部に対して警告信
号が与えられる。コントローラは、この警告が生
じた後５ミリ秒間機能することができる。ソフト
ウエアはこの警告信号の５ミリ秒内にそのパスを
完了して「プロセサ・リセツト」命令を発する。 電力低下の間、警告信号は何回かONとOFFを
繰返し、そのパワー・アツプ・ルーチンの間警告
が生じる。この理由から、パワー・アツプからこ
の警告がポールされる時間迄の最長期間プラスパ
ワー・ダウン・ルーチン時間は、５ミリ秒よりも
短い。 パワー・アツプ時に、命令ROMのロケーシヨ
ン零における命令はパワー・アツプの安定後直ち
に実行される。もし「プロセサ・リセツト」命令
が警告信号がOFFになる時実行されると、この
命令はノン・オペレーシヨンとして取扱われる。
この取扱いのため、又警告信号のバウンスの可能
性のため、「プロセサ・リセツト」の後の命令は
零に対する飛越し命令である。 監視タイマー 監視タイマー（WDT）は、実行表示灯２４
（第１図参照）を駆動し、そしてインターフエー
ス出力をONにさせる。このWDTは、CPUがこ
れを更新して「パルス化WDT」制御パルスを50
ミリ秒毎に１回以上の頻度で生ずる限り、付勢さ
れた状態を維持する。 インターフエース制御 インターフエース制御レジスタには、CPUに
より表28に示す如き８ビツトのバイトがロードさ
れる。 表 28ビツト＃ 入 力 ７ ＝プログラミング・パネル電力表示灯 ６ ＝ ５ ＝レジスタ入力付勢 ４ ＝レジスタ出力ストローブ ３ ＝離散入力付勢 ２ ＝離散出力ストローブ １ ＝インターフエース・データ・ビツト ０ インターフエース・データ・ビツト 垂直方向コラム・ソルバー 第４図、第５図および第２９図に示す如く、ユ
ーザ回路網は、隣接ライン内の隣接ノード間の垂
直方向連結を許容する。プログラム可能コントロ
ーラの主フレームによるユーザ回路網の解決は、
左方から右方への列毎の解決を行うためハードウ
エアとソフトウエアの相方を含んでいる。電力フ
ローが各ノードに渡つて左方から右方へ確定され
た後、即ち特定の接点が参照要素の条件により電
力を通すかどうかを確定した後、垂直方向の伝導
性電力フローが第２２Ａ図乃至第２２Ｄ図に示さ
れた垂直方向のハードワイアド・コラム・ソルバ
ーによつて確定される。この垂直方向の列の解決
は、他の論理操作と同じように、適当にプログラ
ムされたデータ・プロセサによつて行うことがで
きる。 この垂直方向コラム・ソルバーは、第２９図に
示した如き典型的なラダー形態のリレー論理回路
網に対して第２２Ａ図乃至第２２Ｄ図に詳細に示
されている。ユーザのラダー形態回路網は、ノー
ド状マトリツクス即ち各ノード４１がユーザ図表
内のある論理要素を実施する回路網の形態でコン
トローラ内にプログラムされる。第２９図のノー
ドはこの回路網の行および列位置により一義的に
識別される。例えば、第２の行と第１の列のノー
ドはN2,1として識別される。一般に、各ノードは
「Ni,j」として識別されるが、「ｉ」はノードの行
番号を表わす整数、「ｊ」はその列番号を表わす
整数である。これ等の論理要素は、とりわけ、常
閉又は常開接点即ちスイツチ、カウンタ、タイマ
ー又はコイルである。ラダー形態図の各ライン即
ちストリツクスの各行の論理解は、このラインと
対応する出力コイル・ノード内に表示される。こ
のマトリツクス内のどのノードも、任意の出力コ
イルへ参照することができ、それによつてあるノ
ードに対する入力としてその出力コイルの論理状
態を用いることができるようにする。本発明の望
ましい実施態様におけるそのノード状マトリツク
スは、最大サイズで８行×11列を有する。もち
論、これより大きいか小さい回路網のノード状マ
トリツクス・サイズを使用できることは明らかで
あろう。 以下にラダー形態のリレー論理回路網の解法に
ついて説明する。第２９図において、８つの行６
１，６２，６３，６４，６５，６６，６７，６８
からなるラダー形態のリレー論理回路網の典型例
が示されている。各論理行６１乃至６８は一連の
ノード４１を有し、各ノードは、入力、出力、及
びこの入出力間に配置された前述のタイプの論理
素子からなる。１つのノードの出力は、接合区域
において次の順次ノードの入力に接続する。 行６１はプログラムされておらず、その結果空
白である。行６２は、ノードN2,1の常閉接点７０
と、ノードN2,2の常開接点７１と、ノードN2,3の
コイル７２からなつている。行６３はノードN3,1
の常開接点７３と、ノードN3,2の常閉接点７４か
らなつている。行６４はノードN4,1の常開接点７
５と、ノードN4,2の常開接点７６と、ノードN4,3
のコイル７７からなつている。行６５はノード
N5,1の常閉接点７８とノードN5,2の常開接点８０
からなつている。行６６と６７は空白で、行６８
はノードN8,1の常開接点８１とノードN8,2の常開
接点８２とノードN8,3のコイル８３からなつてい
る。前述の接点およびコイルの各々は、ラダー形
態リレー論理回路網内の１つのノードの論理素子
を表わしている。各行には更に多くのノードがプ
ログラムできることに留意すべきである。 更に、各行は隣接行と連結することができる。
このような相互連結はノード間の接合区域内に生
じる。第２９図においては、行６２と６３間に接
続部８４、行６４と６５間に接続部８５、行６２
と６３と６４間に接続部８６、行６５，６６，６
７，６８間に接続部８７が示されている。これ等
の接続部は回路網内のそれらの配置により参照で
きる。従つて、接続部８４は、変数「CV3,1」に
対する論理的に真の状態、即ちノードN3,1とN2,1
の出力間の接続として参照できる。 第２２Ａ図乃至第２２Ｄ図に示す如く、プログ
ラム可能コントローラのCPUは、ハードウエ
ア・コラム・ソルバーを用い、このソルバーは、
回路網全体について列単位でノード状接合区域に
渡る電力フローの式を解くためのアルゴリズムを
実行する。このようにして、第１の列内のノード
接合点に対する電力フロー式を最初に解き、次い
で第２の列のノード接合点について順次行う。こ
の行解法は、本発明に特有のものであり、回路網
の解決を高速で行う。 プログラム可能コントローラのCPUに内蔵さ
れたコラム・ソルバーは、回路網の電力フロー式
の解決における連結性と呼ばれる概念、即ち同じ
列内の隣接ノード間で変数CVが真となるかどう
かを決定する概念を採用している。この連結性
は、同一列内の隣接行間に接続があるかどうかを
規定する。もし連結性があれば、電力はいずれの
方向、即ち上位の行ラインから下位の行へ、ある
いは下位の行から上位の行へ流れることができ
る。行間の接続が回路網のノード間の接合部にお
いて生じるため、CPUは、電力が各ノード接合
点Ji,j（「ｉ」および「ｊ」はそれぞれ行および列
によりその接合点の場所を規定する）のすぐ右側
に存在するかどうかを決定することにより各ライ
ンに対する電力フロー式を解く。従つて、例え
ば、ノードN2,2に対する電力入力状況は、離散型
変数PIN2,1により決定され、即ちノードN2,1から
の電力入力状況は、垂直方向の電力フローを考慮
することにより決定される。電力の存在は、ノー
ド接合点のすぐ左側の電力状況の関数として定ま
る。即ち、このノードからの「POUT」は、連結さ
れたラインからの電力フローに関する連結性電力
状態と論理的にORされる。 第２９図においては、列解法を例示するため、
第１列のノード接合点のすぐ左側に点線Ａを置
き、列１内の各ノードについての出力状況を表わ
す。線Ｂは第１列のノード接合点のすぐ右側に置
かれ、どの垂直方向の電力フローとも組合されて
左方のノードからの右方の各ノードについての電
力入力状況を表わす。もし第２９図に示した電力
レールＰの全てのラインに電力が与えられ、又常
開接点がそれらの基準がONである時閉じOFFで
ある時開くものと仮定すれば、あるノードからの
POUTは、もしこのノードに対する入力電力があり
しかもこのノードの接点が閉じるならば真とな
る。このことは一般に下式によつて表わすことが
できる。即ち POUT＝PINi,j-1・Ci,j （但しCi,jはノードNi,jの導通状態である） 諸ノードの他の素子はそれらの基準の状態に従
つて導通する。従つて、もし基準がOFFである
ならば常閉接点は導通する。これ等の導通状態は
表8A〜8H，9A〜9B，10A〜10Dに示されてい
る。ノードからの出力は、同じ列内の２つの隣接
するノード間の接合点で垂直方向出力状況と結合
される。このように、ノードN3,1とノードN3,2間
の接合点はJ3,1となる。接合点J3,1への電力は、ノ
ードN3,1からの電力出力即ちPOUT3,1と、垂直方向
の電力ダウン即ちPVD3,1（垂直方向のコネクタ８４
のため。あるいはCV3,1とも表わされる）と、お
よび垂直方向の電力アツプ即ちPVU3,1と、を加え
たものとなる。垂直方向の電力アツプおよび電力
ダウンは、対応する垂直方向の接続がありしかも
連結されたノードからの接続部に対して電力出力
が真である場合、真となる。このように、接合部
J3,1については、垂直方向電力ダウン…PVD3,1は真
となるが、この理由はコネクタ８４（CV3,1）が
存在する（即ち、真である）ためであり、しかも
要素７０が導通状態であると仮定してノードN2,1
からの出力が真であるためである。 このように、ノードN3,1からの電力インが、垂
直方向ダウン電力（PVD3,1）および垂直方向アツ
プ電力（PVD3,1）と論理的にORされたノードN3,1
からの電力アウト（POUT3,1）である。ブール論理
においては、このことは下式によりユーザ回路網
のノードに対して表わすことができる。即ち、 (1) PINi,j＝POUTi,j＋PVUi,j＋PVDi,j 但し (2) POUTi,j＝PINi,j-1＋Ci,j （但し、Ci,jはノードNi,jの導通状態）但し (3) PVUi,j＝PINi-1,j・CUi,j （但し、CUi,jは、ノードNi,jとノードNi-1,jの間
の連結状態） および (4) PVDi,j＝PINi+1,j・CDi,j （但し、CDi,jはノードNi,jとノードNi+1,jの出力
間の連結状態） あるいは又、垂直電力は電力アウトおよび垂直
コネクタの論理的「AND」と等しいため、下記
のブール論理式は、次の水平方向のノードに対す
るその左側のノードからの電力入力を規定するこ
とができる。即ち、 (1) PINi,j＝POUTi,j＋POUTi-1・CVi,j＋POUTi-2,j・
CVi-1,j・CVi,j＋…＋POUT1,j・CV2,j・CV3,j…CVi,j＋
POUTi+1,j・CVi+1,j＋POUTi+2,j・CVi+2,jCVi+1,j＋…
＋
POUTI,j・CVI,j・CVI-1,j…CVi+1,j 但し (2) POUTi,j＝PINi-1,j・Ci,j （但し、Ci,jはノードNi,jの導通状態であり、
CVi,jはノードNi,jとノードNi-1,j間の連結状態であ
る） 視覚的には、第２９図に示された線Ａにおける
ライン６１乃至６８の各々についての電力状況
は、下記の如く決定される。即ち、この論議にお
いては、「１」は電力の存在を、又「０」は電力
の不在を表わす。線Ａにおける行６１の電力状況
は、電力レールＰと行６１の線Ａ間に接続がない
ために明らかに０となる。行６２の常閉接点は、
もし参照「007」が真であれば偽となるため、行
６２に対する線Ａにおける電力状態（POUT2,1）も
又０である。行６３の常開接点７３は参照001が
真である時は閉じる。 （PIN3,0）の電力が真であるので、線Ａにおけ
る電力アウト状況（POUT3,1）は１となる。同様
に、行６４に対する線Ａでの電力状況も又、もし
参照002が真であれば１となる。行６５は行６２
と同様であり、線Ａにおける電力状況は、もし参
照001が真であれば０となる。ノードが存在しな
いため、線６６および６７に対しては線Ａにおけ
る電力状況も又０となる。行６８は行６３および
６４と同様であり、従つて点Ａにおける電力状況
は参照002が真であれば１となる。この結果の一
連の１および０は点Ａにおける出力電力状況であ
り、電力バイトと呼ばれる。この電力バイトは、
主フレーム内のソフトウエアによつて生成され、
そして信号BB0H乃至BB7Hとしてコラム・ソル
バー５９（第２２Ａ図乃至第２２Ｄ図）に転送さ
れる。線Ａにおける電力バイトは行１〜８につい
て左から右に表29に示されている。 表 29 00110001 次のステツプは、第１列に対する行間の連結性
の決定である。連結性の決定においては、１は問
題となる行の上の行への接続を示し、０は上の行
に対する接続がないことを示す。再び第２９図に
おいて、行６１については上の行がなく、従つて
列１における行６２に対する連結性状況（CV11）
は常に零であり、従つて表30の下方に空白として
示されている。行６２と６１の間には接続がない
ために行６２の連結性状況（CV21）は０となるこ
とが判る。しかし、行６３の連結性の状況は、行
６２に対して接続があるため１となる。同様、行
６４についての連結性は０、行６５については
１、行６６，６７，６８については全て０とな
る。この結果は、行１〜８について左から右へ表
30に示されている。線Ａにおける電力状況および
連結性からなる先のデータは、プログラム可能コ
ントローラのソフトウエアによつて決定される。 表 30 −0101000 このデータは、主フレーム内の論理データの一
部として記憶され、そして信号LR0L乃至LR6L
としてコラム・ソルバー（第２２Ａ図乃至第２２
Ｄ図参照）に送られる。 次に、コントローラのCPUは点線Ｂの各行に
対して電力フロー式を解く。電力は、下記の３つ
の内の１つで各行に対して線Ｂに存在し得る。 １）もしノードが導通状態にあれば、電力は線
Ａからその行を通して直接流れる、２）電力は解
決される行に対し接続を介して上の行の線Ａから
流れ得る、３）電力は解決される行に対し接続を
介して下の行の線Ａから流れ得る。第２９図に示
した例においては、行６１の線Ｂにおける電力状
況は０であることが判る。しかし、行６２の線Ｂ
における電力状況は、電流が接続部８４を経て上
の行６３の線Ａから流れ得るため１となる。行６
４の線Ｂにおける電力状況は、もし接点７３が閉
じられる（参照001は真）場合、電力が直接線Ａ
から線Ｂに流れるため１となる。又、電力は行６
４の線Ａから下方のコネクタ８５を経て行６５の
線Ｂに流れるため、行６５の線Ｂにおける電力状
況も１となる。接続点が存在しないため、行６６
と６７の線Ｂにおける電力状況は０である。又、
電力が直接行６８の線Ａから線Ｂに流れ得るた
め、行６８の線Ｂにおける電力状況は１となるこ
とも判る。各列についての電力フロー式に対する
解は、行１乃至８について左から右へ表31で示さ
れた如き入力電力バイトである。 表 31 01111001 このデータは、第２２Ａ図乃至第２２Ｄ図のコ
ラム・ソルバーにより出力ラインVR0L乃至
VR7L上に発生される。 プログラム可能コントローラのソフトウエア
は、ノード状接合点の左側に対する電力入力の情
報およびライン間の接続部に関する連結性データ
をコラム・ソルバーに提供する。コラム・ソルバ
ーは、ノード状接合点のすぐ右側への入力電力バ
イトを決定する。次いでソフトウエアは、この入
力電力バイトを用いて次のノード状接合点におけ
る電力入力を得るために、次のノードを流れる電
力を決定する。コントローラのコラム・ソルバー
は、この回路網の全電力状況が決定される迄この
コラム（列）の左から右への方式で各ラインを解
き続け、その結果回路全体の各出力コイルに対す
る電力バイトを得る（第２９図のノードN2,3，
N4,2，N8,3） この列解決を行うハードウエア論理構成は、第
２２Ａ図乃至第２２Ｄ図に示されている。簡単に
するため、特定の列の１本のラインについての出
力を決定するのに用いられる論理ステツプのみに
ついて記述する。第２２Ｃ図において、多数の論
理素子即ちゲートが示されている。これら論理ゲ
ートに出入するラインは構成要素を示す英数字と
及び入力又は出力線番号で呼ばれる。又第２２Ｃ
図には、入力ラインBB２Ｈ，BB３Ｈ，LR１Ｌ，
LR２Ｌ、および出力ラインVR２ＬおよびVR３
Ｌが示されている。入力ラインBB２Ｈは行２に
ついての入力電力データを送る。入力ラインBB
３Ｈは行３についての入力電力データを送る。ラ
インLR１Ｌは行１と２の間の連結性に関する連
結性データを送り、ラインLR２Ｌは行２と３間
の連結性に関する連結性データを送る。この特定
の論理構成に関しては、ラインBB２Ｈおよび
BB３Ｈの論理１は電力を、そしてラインLR１Ｌ
およびLR２Ｌの論理０は各ライン間の連結性を
示す。ラインVR２Ｌは行２に関する出力電力デ
ータを送り、電力が存在する時論理０を示す。入
力電力データおよび連結性データは、CPUのソ
フトウエアからハードウエアのコラム・ソルバー
に与えられる。 次に、出力ラインVR２Ｌにおける電力状況を
決定する方法について説明する。前の説明から明
らかなように、出力ラインVR２Ｌが論理０を呈
して次の３つの状況のいずれかが生ずる時の電力
の存在を示す。即ち、１）電力が直接入力ライン
BB２Ｈから流れる、２）電力が上の行から下に
流れる、３）電力が下の行から上に流れる、の３
つの状態である。入力ラインBB２Ｈに電力が存
在する場合については以下に説明する。もしライ
ンBB２Ｈに電力が存在すれば、ラインＢ４−６
上に論理１が現われる。ラインＢ４−６又はＢ４
−５のいずれかが論理１であると、ラインＢ４−
４は論理０となる。この出力は又ラインＢ２−５
に現われる。ラインＢ２−４又はＢ２−５、ある
いはその両方の状態が論理０であれば、ラインＢ
２−６は常に論理０となる。このように、入力ラ
インBB２Ｈが論理１を有する時、出力ライン
VR２Ｌは論理０となつて、電力の存在を示すこ
とが判る。 上の行から下に電力が流れる場合について次に
説明する。入力ラインBB３Ｈが論理１を有する
時、ラインＢ３−１０は論理０となつてラインＢ
３−１１も又論理０となることが判る。ラインＢ
３−１２は、行６と５の間の連結性に関する連結
性データを送る入力ラインLR２Ｌに接続されて
いる。もし連結性が存在すれば、このラインは論
理０を送り、ラインＢ３−１２も又論理０を有す
る。ラインＢ３−１１とＢ３−１２の相方が論理
０である時、ラインＢ３−１３は論理１となる。
入力ラインBB３Ｈに電力が存在し、しかもこの
ラインとラインBB２Ｈとの間に連結性がある時
には、ラインＢ４−９にも与えられるラインＢ３
−１３上の論理１の存在は、更に出力ラインVR
２Ｌにおいて論理０を生じて電力の存在を示すこ
とが判る。 同様に、ラインＢ４−１とＢ４−４は、下の行
に対する接続があるかどうか、又この行に流れ込
む電力があるかどうかを決定する。電力フローお
よび各行間の接続の両条件は、出力ラインVR２
Ｌが論理０を示して電力の存在を表示するために
は真でなければならないことは明らかである。 コラム・ソルバーは図示された特定のハードウ
エア構成、又はどんなハードウエア構成にも限定
されるものでないことに留意すべきである。コラ
ム・ソルバーの機能は、ソフトウエア・プログラ
ム又は他のハードウエア構成により容易に行うこ
とができる。 下記の論理アルゴリズムを行うどんなソフトウ
エアプログラム又はハードウエア構成も、本発明
のコラム・ソルバーの結果を達成できるものであ
る。 Do＝Oo+1・Do+1＋Po Uo＝Oo-1・Uo-1＋Po Oo＝Do＋Uo 但し、Do＝下方からラインｎに流れる電力 Uo＝上方からラインｎに流れる電力 Oo＝ラインｎの電力出力 Oo+1＝下方のライン（ラインo+1）の電力出力 Do+1＝下方のライン（ラインo+1）からの連結
性 Oo-1＝上方のライン（ラインo-1）の電力出力 Uo-1＝上方のライン（ラインo-1）からの連結
性 Po＝ラインｎ上の電力入力 本発明で実施された如き列解決の概念は、ラダ
ー形態回路網の解決において他のプログラム可能
コントローラにより用いられている他の手法より
も優れたものである。本発明の以前には、ライン
毎にラダー図が解かれていた。この手法はしばし
ば、プログラマがそのラダー図を指定されたプロ
グラミング様式に適合するよう書直されなければ
ならないという問題を生じた。 第３０図は、本発明のコラム・ソルバーにより
容易に解くことができる回路網を示しており、こ
れは従来のライン・ソルバー・コントローラにと
つて多くの問題を生じたものである。 従来技術のライン解決を用いる在来コントロー
ラは、下記の方法により第３０図に示したリレー
論理ラダー回路を解くものである。ノード９０に
ついての電力フローを最初に解き、これに続いて
ノード９１と９２を解く。しかし、ノード９１と
９２の解く前に、電力がノード９０を流れた結果
は、後で使用するためレジスタに記憶される。こ
の記憶値は点９５の電力状況に対応している。ノ
ード９１と９２に対する電力フローの解も又レジ
スタに記憶されねばならない。この値は点９７の
電力状況に対応する。点９７の状況を記憶した
後、在来のコントローラは、点９５に戻つて前に
記憶した電力状況の値を用いてノード９４を解
く。この値は点９６の電力状況のため記憶され、
そしてコントローラはノード９８を解くために戻
される。ノード９８に対する解は点９６の記憶値
と基本的にORされ、その結果の値は点９７の値
とORされる。これからの結果は、次にノード９
３についての電力フローを解くために使用され
る。明らかなように、多くのノード分岐を有する
複雑な回路網については、他のノードの解を求め
る間、中間の電力状況の値を保持するため多量の
レジスタ記憶が必要とされる。従来技術のコント
ローラにおけるこのメモリー空間要求は、論理的
にORされるノードの数を制限するために、ユー
ザ回路網の様式に対する制限を必要とする。しか
し、本発明のコラム・ソルバーは、そのような論
理機能のその実行において悪影響を受けず、従つ
て従来技術のコントローラよりも高速かつ効率的
である。 回路網の挿入 プログラム可能コントローラはそのソフトウエ
アを介して、２つの順次隣接する既存の回路網間
への回路網の挿入を可能にする。回路網はそのス
テツプ番号（第６Ａ図の状況／アセンブリ区域参
照）の順序で順次解を与えられるため、プログラ
ム可能コントローラのその順次解順序は回路網の
挿入によつて変更することができる。 コイルの表示 プログラム可能コントローラは、ユーザがその
制御プログラム内の２つの既存回路網間に諸回路
網を挿入するのを可能にするだけでなく、ユーザ
が任意の回路網内の任意のラインに対してＩ／Ｏ
システム内の所望の出力点を表示することを可能
にする。従つて、ユーザのラインは、制御プログ
ラム内の他のライン又はそれらのコイル番号に影
響を与えることなく制御プログラム内のどこにで
も挿入することができる。ユーザ・ラインの概念
を用いる従来技術のプログラム可能コントローラ
においては、各ユーザ・ラインはその論理的出力
状態を表わす固定されたコイル番号を持つてい
た。従つて、例えば、ユーザ・ライン「６」を変
更して「６」以外の「９」又は他の番号で出力コ
イルを指示させることはできなかつた。本発明に
おいては、どのユーザ・ラインの出力コイルも、
Ｉ／Ｏシステムの出力アドレス状態内の任意の番
号でも識別可能である。このように、ユーザ回路
網内の出力のコイル番号をその回路網内のライン
の番号と等しくすることは必要でない。例えば、
回路網番号１（ステツプ番号１）においては、第
１ライン出力は、「１」からＩ／Ｏシステム内の
最大数、一般に256のＩ／Ｏ点までのどのＩ／Ｏ
点をも参照することができる。同様に、この回路
網の第２ラインはコイル出力番号「２」を付す必
要はなく、Ｉ／Ｏ出力フイールド内のどんな番号
でもよい。従つて、本発明は、ユーザ・プログラ
ムの解順序がライン番号順と同じである従来技術
のプログラム可能コントローラとは異なつてい
る。本プログラム可能コントローラにおいては、
ライン番号の順序はユーザにより任意に指示で
き、ユーザ・プログラムの解順序は制御プログラ
ムの回路網のステツプ番号（回路網番号）により
指示できる。 プログラミング・パネル 第１図に示されるプログラミング・パネル２９
は、第２４Ａ図乃至第２８Ｄ図に詳細に示され
る。第２４Ａ図および第２４Ｃ図に示される如
く、このプログラミング・パネルは、インテル社
製8080AマイクロプロセサZ1とその関連回路を内
蔵している。その結果のプログラミング・パネル
は、主フレームのハードウエアおよびソフトウエ
アと関連して、ユーザにユーザ制御プログラムを
プログラムし、モニターし、デバツグすることを
可能にする。更に、主フレームと関連してプログ
ラミング・パネルは、プログラミング・パネルの
カーソル制御キーにより選択されたノードの実時
間表示、および制御プログラム内の既存の２つの
回路網の間への回路網の挿入を可能にすると共
に、回路網内のラインのライン番号によつて制約
されることなくどの回路網内のどのラインのコイ
ル出力状態をもユーザが割当てることを可能にす
る。主フレームと組合されるプログラミング・パ
ネルは、カーソル４７により選択されたCRTス
クリーン３６上のどのノード（第２図、第４図、
第５図参照）に対してもLED（第１図参照）に実
時間出力を与える。このパネルは又、ユーザが制
御プログラムの特殊な探索を行うことも可能にす
る。 このように、これ迄述べてきたものは、典型的
な工業用制御用途において使用される８個から
256個迄のハードワイアド・リレーと置換わるた
めの改良された低コストのプログラム可能コント
ローラである。この改良されたプログラム可能コ
ントローラは、CRTデイスプレイを有するプロ
グラミング・パネルを介しそしてユーザの選択し
た７行×11列の要素からなる回路網を用いてユー
ザ制御プログラムをユーザがエンターすることを
可能にする。この制御プログラムの解順序は、諸
ユーザ回路網の各々と関連する回路網番号により
順次実施される。このように、解の順序が制御シ
ステムが適正に機能するのに重要であるような状
況においては、ユーザはある回路網の１つ前の回
路網の解決をプログラム可能コントローラに行わ
せることができる。この能力は、そのプログラミ
ング・パネルと関連してプログラム可能コントロ
ーラにより強化され、ユーザに制御プログラムの
２つの既存回路網の間に１つの回路網を挿入する
ことを可能にする。 更に、本文に記述したプログラム可能コントロ
ーラは、ユーザ・ラインのライン番号により制限
を受けることなくユーザがそのラインに関連する
出力コイルを指示することを可能にする。このた
め、出力コイル番号が制御プログラムのライン番
号により固定されないため、ユーザは更に自由に
制御プログラムを生成できることになる。これ
は、制御プログラム内の既存回路網間への回路網
の挿入の能力と関連して、ユーザが所望の制御シ
ステムを得るよう助ける。 更に、本文に記述したプログラム可能コントロ
ーラは、ユーザ制御プログラムの回路網が回路網
内の隣接ライン間に垂直方向連結を有するのを可
能にする。このような垂直方向接続部は従来技術
のプログラム可能コントローラにも存在していた
が、本発明は、回路網の設定に際してユーザに対
する殆んどの制約を除去し、かつ又回路網に解を
与えるためのプログラム可能コントローラのハー
ドウエアおよびソフトウエア要件を大幅に減少さ
せるコラム・ソルバーを有する点で、従来技術の
プログラム可能コントローラにおける問題を克服
するものである。このように、このプログラム可
能コントローラは、列単位でユーザの各回路網を
解き、この解の一部は回路網の特定の列のノード
内の要素の状態であり、そして次のステツプは、
垂直方向連結によるあるラインから隣のラインへ
の垂直方向電力の流れを決定することである。 最後に、本文に説明したプログラム可能コント
ローラはCRTデイスプレイを有し、これは、ユ
ーザが生成した回路網の任意のノードに置かれる
カーソルを用い、このノードの実時間電力状況を
LED上に表示する。更に、プログラム可能コン
トローラの主フレームに関連して、プログラミン
グ・パネルは、ユーザ・プログラムのモニタリン
グとデバツギングを容易にするため、ユーザがそ
のプログラムの種々の探索操作を行うことを可能
にする。 これ等の種々の特徴および改良点を組合せるこ
とによりプログラム可能コントローラの技術水準
を向上させるものである。 従つて、前記の諸目的および本文から明らかな
目的は有効に達成されるが、本発明の範囲から逸
脱することなく前述の構成にある変更を行うこと
ができるため、本文に含まれ添付図面に示される
全ての事項は例示のためのものであつて限定する
意図をもつものではない。 又、頭書の特許請求の範囲は本文に記載した本
発明の全般的かつ特定的な特徴の全てと表現上そ
の間の該当するものと考えられる本発明の範囲の
全ての表現を網羅することを意図するものである
ことも理解すべきである。 表 32 ／※ ノードの変換※／ ／※ R1のビツト１〜０に変換の方向およびタ
イプを指定※／ ／※ もしR1（１−０）＝00Bならば、離散ソー
ス・ノード※／ ／※ もしR1（１−０）＝01Bならば、レジス
タ・ソース・ノード※／ ／※ もしR1（１−０）＝10Bならば、BCDへ変
換、離散に記憶※／ ／※ もしR1（１−０）＝11Bならば、２進数へ
変換、レジスタに記憶※／ ／※ 離散ソースは常に離散入力である※／ ／※ 離散宛先は常に離散出力である（即ち、内
部コイルではない）※／ ／※ レジスタは常に保持レジスタである※／ ／※ 変換ノードのタイプの取得※／ R11＝R1・AND・３ ／※ ベクトルOFF R11※／ ／※ もしR11＝00ならば、離散ソース・ノード
※／ ／※ コイルADDR REGがロードされた※／ ／※ コイル増分コードの取得※／ R11＝CTR LINCC ／※ データのためのアセンブリ区域のクリア ※／〔R5，R6〕＝０ ／※ セツト・アツプ・カウント※／ R2＝−1210 ＦOR Ｉ＝１，12（カウントに対しR2を使
用） ／※ 離散ビツトのシフト※／ 〔R5，R6〕＝〔R5，R6〕Rotate Left.1 ／※ 次の離散入力の持込み※／ 〔R5，R6〕＝〔R5，R6〕．OR.CRINPUT IVOCTRL＜＝R11 NEXT Ｉ ／※ ソース・データの記憶※ 〔CONVSRCH，CONVSRCL〕＝〔R5，R6〕 Go To Logic 020／※次のノードを解け※／ ／※ もしR11＝01Bならば、レジスタ・ソー
ス・ノード※／ ／※ R1を保管※／ Save R1＝R1 Call REGVAL ／※ ソース、データを保管せよ※／ 〔CONVSRCH，CONVSRCL〕＝〔R5，R6〕 ／※ 次のノードを解け※／ ／※ もしR11＝10Bならば、離散宛先、２進数
をBCDに変換※／ ／※ R1を保管せよ※／ SaveR1＝R1 SaveR3，R4＝＞SaveR3，SaveR4 ／※ ２進ソース・データを取得※／ 〔R5，R6〕＝〔CONVSRCH，CONVSRCL〕 ／※ カウントＡのセツト・アツプ※／ BCD Value＝０，〔R3，R4〕＝０ R1＝−４ DoR1 to ０，Step １ ／※ カウントＢのセツト・アツプ※／ R2＝−４ BCD値を２倍せよ、〔R3，R4〕＝2.※ 〔R3，R4〕 Do R2 to ０，Step １ ／※ BIN値から800を減算せよ 〔AUX，R11〕＝〔R5，R6〕−80010 If〔AUX，R11〕．GE.0 Then Do ／※ BIN値を置換せよ※／ 〔R5，R6〕＝〔AUX，R11〕 ／※ １をBCD値に加算せよ※／ 〔R3，R4〕＝〔R3，R4〕＋１ Else： ENDIF ENDDO ／※ BCD値を16で除せ※／ 〔R3，R4〕＝〔R3，R4〕．Rotated Right.4 ／※ BIN値を10倍せよ※／ 〔R5，R6〕＝〔R5，R6〕※10 ENDDO ／※ BCD値は〔R3，R4〕の中 ／※ 〔R3，R4〕の将来の回転はキヤリーアウ
ト＝＞キヤリーインでラツプアラウンド
※／ ／※ コイル・アドレス・レジスタをセツト、
INCRコードを取得※／ R11＝CTRLINCC ／※ カウントのセツト※／ R2＝−1210 ／※ 第１のビツトを位置に回転※／ 〔R5，R6〕＝〔R5，R6〕．Rotate Left5 Do R2 to ０ Step １ ／※ １ビツトを出力せよ※／ CROUTPUT＝〔R4〕 ／※ 次のビツトを位置に回転※／ 〔R3，R4〕＝〔R3，R4〕．Rotate Left.1 ENDDO ／※ レジスタを復元せよ※／ R1＝Save R1 R3＝Save R3 R4＝Save R4 ／※ 電力セツト※／ R3＝（R3.AND.３）．OR.2 ／※ 次のノードを解け※／ ／※ もしR11＝11Bならばレジスタ宛先、BCD
を２進数に変換※／ ／※ R1，R2，R3，R4を保管※／ SaveR1＝R1 SaveR2＝R2 SaveR3＝R3 SaveR4＝R4 ／※ ソース・データ取得※／ 〔R1，R2〕＝〔CONVSRCH，CONVSRCL〕 ／※ 〔Binを０にセツトせよ〕 〔R3，R4〕＝０ １セツト・カウント※／ R11＝−３ Do R11 to ０，Step １ ／※ Bin値を10倍せよ※／ 〔R3，R4〕＝〔R3，R4〕※10 ／※ 次の桁をBin値へ加算せよ※／ 〔R3，R4〕＝〔R3，R4〕＋R1 ／※ 次の桁を位置へ移動せよ※／ 〔R1，R2〕＝〔R1，R2〕．Rotate Left4. AND.7777 ENDDO ／※ Binデータの保管※／ 〔CONVSRCH，CONVSRCL〕＝〔R3，R4〕 ／R1，R2を復元せよ※／ R1＝Save R1 R2＝Save R2 ／GETREG.ADDR※／ CALL REGV AL ／BINデータ取得せよ※／ 〔R1，R2〕＝〔CONVSRCH，CONVSRCL〕 CALL STORE ／※ レジスタを復元せよ※／ R1＝Save R1 R3＝Save R3 R4＝Save R4 ／※ 電力セツト※／ R3＝（R3.AND.NOT.3）．OR.2 ／※ 次のノードを解け
２ １ ０ ０ ０
パワー・ダウン 電力がOFFになるかあるいは電源ラインに障
害が生じる時は常に、状況感知部に対して警告信
号が与えられる。コントローラは、この警告が生
じた後５ミリ秒間機能することができる。ソフト
ウエアはこの警告信号の５ミリ秒内にそのパスを
完了して「プロセサ・リセツト」命令を発する。 電力低下の間、警告信号は何回かONとOFFを
繰返し、そのパワー・アツプ・ルーチンの間警告
が生じる。この理由から、パワー・アツプからこ
の警告がポールされる時間迄の最長期間プラスパ
ワー・ダウン・ルーチン時間は、５ミリ秒よりも
短い。 パワー・アツプ時に、命令ROMのロケーシヨ
ン零における命令はパワー・アツプの安定後直ち
に実行される。もし「プロセサ・リセツト」命令
が警告信号がOFFになる時実行されると、この
命令はノン・オペレーシヨンとして取扱われる。
この取扱いのため、又警告信号のバウンスの可能
性のため、「プロセサ・リセツト」の後の命令は
零に対する飛越し命令である。 監視タイマー 監視タイマー（WDT）は、実行表示灯２４
（第１図参照）を駆動し、そしてインターフエー
ス出力をONにさせる。このWDTは、CPUがこ
れを更新して「パルス化WDT」制御パルスを50
ミリ秒毎に１回以上の頻度で生ずる限り、付勢さ
れた状態を維持する。 インターフエース制御 インターフエース制御レジスタには、CPUに
より表28に示す如き８ビツトのバイトがロードさ
れる。 表 28ビツト＃ 入 力 ７ ＝プログラミング・パネル電力表示灯 ６ ＝ ５ ＝レジスタ入力付勢 ４ ＝レジスタ出力ストローブ ３ ＝離散入力付勢 ２ ＝離散出力ストローブ １ ＝インターフエース・データ・ビツト ０ インターフエース・データ・ビツト 垂直方向コラム・ソルバー 第４図、第５図および第２９図に示す如く、ユ
ーザ回路網は、隣接ライン内の隣接ノード間の垂
直方向連結を許容する。プログラム可能コントロ
ーラの主フレームによるユーザ回路網の解決は、
左方から右方への列毎の解決を行うためハードウ
エアとソフトウエアの相方を含んでいる。電力フ
ローが各ノードに渡つて左方から右方へ確定され
た後、即ち特定の接点が参照要素の条件により電
力を通すかどうかを確定した後、垂直方向の伝導
性電力フローが第２２Ａ図乃至第２２Ｄ図に示さ
れた垂直方向のハードワイアド・コラム・ソルバ
ーによつて確定される。この垂直方向の列の解決
は、他の論理操作と同じように、適当にプログラ
ムされたデータ・プロセサによつて行うことがで
きる。 この垂直方向コラム・ソルバーは、第２９図に
示した如き典型的なラダー形態のリレー論理回路
網に対して第２２Ａ図乃至第２２Ｄ図に詳細に示
されている。ユーザのラダー形態回路網は、ノー
ド状マトリツクス即ち各ノード４１がユーザ図表
内のある論理要素を実施する回路網の形態でコン
トローラ内にプログラムされる。第２９図のノー
ドはこの回路網の行および列位置により一義的に
識別される。例えば、第２の行と第１の列のノー
ドはN2,1として識別される。一般に、各ノードは
「Ni,j」として識別されるが、「ｉ」はノードの行
番号を表わす整数、「ｊ」はその列番号を表わす
整数である。これ等の論理要素は、とりわけ、常
閉又は常開接点即ちスイツチ、カウンタ、タイマ
ー又はコイルである。ラダー形態図の各ライン即
ちストリツクスの各行の論理解は、このラインと
対応する出力コイル・ノード内に表示される。こ
のマトリツクス内のどのノードも、任意の出力コ
イルへ参照することができ、それによつてあるノ
ードに対する入力としてその出力コイルの論理状
態を用いることができるようにする。本発明の望
ましい実施態様におけるそのノード状マトリツク
スは、最大サイズで８行×11列を有する。もち
論、これより大きいか小さい回路網のノード状マ
トリツクス・サイズを使用できることは明らかで
あろう。 以下にラダー形態のリレー論理回路網の解法に
ついて説明する。第２９図において、８つの行６
１，６２，６３，６４，６５，６６，６７，６８
からなるラダー形態のリレー論理回路網の典型例
が示されている。各論理行６１乃至６８は一連の
ノード４１を有し、各ノードは、入力、出力、及
びこの入出力間に配置された前述のタイプの論理
素子からなる。１つのノードの出力は、接合区域
において次の順次ノードの入力に接続する。 行６１はプログラムされておらず、その結果空
白である。行６２は、ノードN2,1の常閉接点７０
と、ノードN2,2の常開接点７１と、ノードN2,3の
コイル７２からなつている。行６３はノードN3,1
の常開接点７３と、ノードN3,2の常閉接点７４か
らなつている。行６４はノードN4,1の常開接点７
５と、ノードN4,2の常開接点７６と、ノードN4,3
のコイル７７からなつている。行６５はノード
N5,1の常閉接点７８とノードN5,2の常開接点８０
からなつている。行６６と６７は空白で、行６８
はノードN8,1の常開接点８１とノードN8,2の常開
接点８２とノードN8,3のコイル８３からなつてい
る。前述の接点およびコイルの各々は、ラダー形
態リレー論理回路網内の１つのノードの論理素子
を表わしている。各行には更に多くのノードがプ
ログラムできることに留意すべきである。 更に、各行は隣接行と連結することができる。
このような相互連結はノード間の接合区域内に生
じる。第２９図においては、行６２と６３間に接
続部８４、行６４と６５間に接続部８５、行６２
と６３と６４間に接続部８６、行６５，６６，６
７，６８間に接続部８７が示されている。これ等
の接続部は回路網内のそれらの配置により参照で
きる。従つて、接続部８４は、変数「CV3,1」に
対する論理的に真の状態、即ちノードN3,1とN2,1
の出力間の接続として参照できる。 第２２Ａ図乃至第２２Ｄ図に示す如く、プログ
ラム可能コントローラのCPUは、ハードウエ
ア・コラム・ソルバーを用い、このソルバーは、
回路網全体について列単位でノード状接合区域に
渡る電力フローの式を解くためのアルゴリズムを
実行する。このようにして、第１の列内のノード
接合点に対する電力フロー式を最初に解き、次い
で第２の列のノード接合点について順次行う。こ
の行解法は、本発明に特有のものであり、回路網
の解決を高速で行う。 プログラム可能コントローラのCPUに内蔵さ
れたコラム・ソルバーは、回路網の電力フロー式
の解決における連結性と呼ばれる概念、即ち同じ
列内の隣接ノード間で変数CVが真となるかどう
かを決定する概念を採用している。この連結性
は、同一列内の隣接行間に接続があるかどうかを
規定する。もし連結性があれば、電力はいずれの
方向、即ち上位の行ラインから下位の行へ、ある
いは下位の行から上位の行へ流れることができ
る。行間の接続が回路網のノード間の接合部にお
いて生じるため、CPUは、電力が各ノード接合
点Ji,j（「ｉ」および「ｊ」はそれぞれ行および列
によりその接合点の場所を規定する）のすぐ右側
に存在するかどうかを決定することにより各ライ
ンに対する電力フロー式を解く。従つて、例え
ば、ノードN2,2に対する電力入力状況は、離散型
変数PIN2,1により決定され、即ちノードN2,1から
の電力入力状況は、垂直方向の電力フローを考慮
することにより決定される。電力の存在は、ノー
ド接合点のすぐ左側の電力状況の関数として定ま
る。即ち、このノードからの「POUT」は、連結さ
れたラインからの電力フローに関する連結性電力
状態と論理的にORされる。 第２９図においては、列解法を例示するため、
第１列のノード接合点のすぐ左側に点線Ａを置
き、列１内の各ノードについての出力状況を表わ
す。線Ｂは第１列のノード接合点のすぐ右側に置
かれ、どの垂直方向の電力フローとも組合されて
左方のノードからの右方の各ノードについての電
力入力状況を表わす。もし第２９図に示した電力
レールＰの全てのラインに電力が与えられ、又常
開接点がそれらの基準がONである時閉じOFFで
ある時開くものと仮定すれば、あるノードからの
POUTは、もしこのノードに対する入力電力があり
しかもこのノードの接点が閉じるならば真とな
る。このことは一般に下式によつて表わすことが
できる。即ち POUT＝PINi,j-1・Ci,j （但しCi,jはノードNi,jの導通状態である） 諸ノードの他の素子はそれらの基準の状態に従
つて導通する。従つて、もし基準がOFFである
ならば常閉接点は導通する。これ等の導通状態は
表8A〜8H，9A〜9B，10A〜10Dに示されてい
る。ノードからの出力は、同じ列内の２つの隣接
するノード間の接合点で垂直方向出力状況と結合
される。このように、ノードN3,1とノードN3,2間
の接合点はJ3,1となる。接合点J3,1への電力は、ノ
ードN3,1からの電力出力即ちPOUT3,1と、垂直方向
の電力ダウン即ちPVD3,1（垂直方向のコネクタ８４
のため。あるいはCV3,1とも表わされる）と、お
よび垂直方向の電力アツプ即ちPVU3,1と、を加え
たものとなる。垂直方向の電力アツプおよび電力
ダウンは、対応する垂直方向の接続がありしかも
連結されたノードからの接続部に対して電力出力
が真である場合、真となる。このように、接合部
J3,1については、垂直方向電力ダウン…PVD3,1は真
となるが、この理由はコネクタ８４（CV3,1）が
存在する（即ち、真である）ためであり、しかも
要素７０が導通状態であると仮定してノードN2,1
からの出力が真であるためである。 このように、ノードN3,1からの電力インが、垂
直方向ダウン電力（PVD3,1）および垂直方向アツ
プ電力（PVD3,1）と論理的にORされたノードN3,1
からの電力アウト（POUT3,1）である。ブール論理
においては、このことは下式によりユーザ回路網
のノードに対して表わすことができる。即ち、 (1) PINi,j＝POUTi,j＋PVUi,j＋PVDi,j 但し (2) POUTi,j＝PINi,j-1＋Ci,j （但し、Ci,jはノードNi,jの導通状態）但し (3) PVUi,j＝PINi-1,j・CUi,j （但し、CUi,jは、ノードNi,jとノードNi-1,jの間
の連結状態） および (4) PVDi,j＝PINi+1,j・CDi,j （但し、CDi,jはノードNi,jとノードNi+1,jの出力
間の連結状態） あるいは又、垂直電力は電力アウトおよび垂直
コネクタの論理的「AND」と等しいため、下記
のブール論理式は、次の水平方向のノードに対す
るその左側のノードからの電力入力を規定するこ
とができる。即ち、 (1) PINi,j＝POUTi,j＋POUTi-1・CVi,j＋POUTi-2,j・
CVi-1,j・CVi,j＋…＋POUT1,j・CV2,j・CV3,j…CVi,j＋
POUTi+1,j・CVi+1,j＋POUTi+2,j・CVi+2,jCVi+1,j＋…
＋
POUTI,j・CVI,j・CVI-1,j…CVi+1,j 但し (2) POUTi,j＝PINi-1,j・Ci,j （但し、Ci,jはノードNi,jの導通状態であり、
CVi,jはノードNi,jとノードNi-1,j間の連結状態であ
る） 視覚的には、第２９図に示された線Ａにおける
ライン６１乃至６８の各々についての電力状況
は、下記の如く決定される。即ち、この論議にお
いては、「１」は電力の存在を、又「０」は電力
の不在を表わす。線Ａにおける行６１の電力状況
は、電力レールＰと行６１の線Ａ間に接続がない
ために明らかに０となる。行６２の常閉接点は、
もし参照「007」が真であれば偽となるため、行
６２に対する線Ａにおける電力状態（POUT2,1）も
又０である。行６３の常開接点７３は参照001が
真である時は閉じる。 （PIN3,0）の電力が真であるので、線Ａにおけ
る電力アウト状況（POUT3,1）は１となる。同様
に、行６４に対する線Ａでの電力状況も又、もし
参照002が真であれば１となる。行６５は行６２
と同様であり、線Ａにおける電力状況は、もし参
照001が真であれば０となる。ノードが存在しな
いため、線６６および６７に対しては線Ａにおけ
る電力状況も又０となる。行６８は行６３および
６４と同様であり、従つて点Ａにおける電力状況
は参照002が真であれば１となる。この結果の一
連の１および０は点Ａにおける出力電力状況であ
り、電力バイトと呼ばれる。この電力バイトは、
主フレーム内のソフトウエアによつて生成され、
そして信号BB0H乃至BB7Hとしてコラム・ソル
バー５９（第２２Ａ図乃至第２２Ｄ図）に転送さ
れる。線Ａにおける電力バイトは行１〜８につい
て左から右に表29に示されている。 表 29 00110001 次のステツプは、第１列に対する行間の連結性
の決定である。連結性の決定においては、１は問
題となる行の上の行への接続を示し、０は上の行
に対する接続がないことを示す。再び第２９図に
おいて、行６１については上の行がなく、従つて
列１における行６２に対する連結性状況（CV11）
は常に零であり、従つて表30の下方に空白として
示されている。行６２と６１の間には接続がない
ために行６２の連結性状況（CV21）は０となるこ
とが判る。しかし、行６３の連結性の状況は、行
６２に対して接続があるため１となる。同様、行
６４についての連結性は０、行６５については
１、行６６，６７，６８については全て０とな
る。この結果は、行１〜８について左から右へ表
30に示されている。線Ａにおける電力状況および
連結性からなる先のデータは、プログラム可能コ
ントローラのソフトウエアによつて決定される。 表 30 −0101000 このデータは、主フレーム内の論理データの一
部として記憶され、そして信号LR0L乃至LR6L
としてコラム・ソルバー（第２２Ａ図乃至第２２
Ｄ図参照）に送られる。 次に、コントローラのCPUは点線Ｂの各行に
対して電力フロー式を解く。電力は、下記の３つ
の内の１つで各行に対して線Ｂに存在し得る。 １）もしノードが導通状態にあれば、電力は線
Ａからその行を通して直接流れる、２）電力は解
決される行に対し接続を介して上の行の線Ａから
流れ得る、３）電力は解決される行に対し接続を
介して下の行の線Ａから流れ得る。第２９図に示
した例においては、行６１の線Ｂにおける電力状
況は０であることが判る。しかし、行６２の線Ｂ
における電力状況は、電流が接続部８４を経て上
の行６３の線Ａから流れ得るため１となる。行６
４の線Ｂにおける電力状況は、もし接点７３が閉
じられる（参照001は真）場合、電力が直接線Ａ
から線Ｂに流れるため１となる。又、電力は行６
４の線Ａから下方のコネクタ８５を経て行６５の
線Ｂに流れるため、行６５の線Ｂにおける電力状
況も１となる。接続点が存在しないため、行６６
と６７の線Ｂにおける電力状況は０である。又、
電力が直接行６８の線Ａから線Ｂに流れ得るた
め、行６８の線Ｂにおける電力状況は１となるこ
とも判る。各列についての電力フロー式に対する
解は、行１乃至８について左から右へ表31で示さ
れた如き入力電力バイトである。 表 31 01111001 このデータは、第２２Ａ図乃至第２２Ｄ図のコ
ラム・ソルバーにより出力ラインVR0L乃至
VR7L上に発生される。 プログラム可能コントローラのソフトウエア
は、ノード状接合点の左側に対する電力入力の情
報およびライン間の接続部に関する連結性データ
をコラム・ソルバーに提供する。コラム・ソルバ
ーは、ノード状接合点のすぐ右側への入力電力バ
イトを決定する。次いでソフトウエアは、この入
力電力バイトを用いて次のノード状接合点におけ
る電力入力を得るために、次のノードを流れる電
力を決定する。コントローラのコラム・ソルバー
は、この回路網の全電力状況が決定される迄この
コラム（列）の左から右への方式で各ラインを解
き続け、その結果回路全体の各出力コイルに対す
る電力バイトを得る（第２９図のノードN2,3，
N4,2，N8,3） この列解決を行うハードウエア論理構成は、第
２２Ａ図乃至第２２Ｄ図に示されている。簡単に
するため、特定の列の１本のラインについての出
力を決定するのに用いられる論理ステツプのみに
ついて記述する。第２２Ｃ図において、多数の論
理素子即ちゲートが示されている。これら論理ゲ
ートに出入するラインは構成要素を示す英数字と
及び入力又は出力線番号で呼ばれる。又第２２Ｃ
図には、入力ラインBB２Ｈ，BB３Ｈ，LR１Ｌ，
LR２Ｌ、および出力ラインVR２ＬおよびVR３
Ｌが示されている。入力ラインBB２Ｈは行２に
ついての入力電力データを送る。入力ラインBB
３Ｈは行３についての入力電力データを送る。ラ
インLR１Ｌは行１と２の間の連結性に関する連
結性データを送り、ラインLR２Ｌは行２と３間
の連結性に関する連結性データを送る。この特定
の論理構成に関しては、ラインBB２Ｈおよび
BB３Ｈの論理１は電力を、そしてラインLR１Ｌ
およびLR２Ｌの論理０は各ライン間の連結性を
示す。ラインVR２Ｌは行２に関する出力電力デ
ータを送り、電力が存在する時論理０を示す。入
力電力データおよび連結性データは、CPUのソ
フトウエアからハードウエアのコラム・ソルバー
に与えられる。 次に、出力ラインVR２Ｌにおける電力状況を
決定する方法について説明する。前の説明から明
らかなように、出力ラインVR２Ｌが論理０を呈
して次の３つの状況のいずれかが生ずる時の電力
の存在を示す。即ち、１）電力が直接入力ライン
BB２Ｈから流れる、２）電力が上の行から下に
流れる、３）電力が下の行から上に流れる、の３
つの状態である。入力ラインBB２Ｈに電力が存
在する場合については以下に説明する。もしライ
ンBB２Ｈに電力が存在すれば、ラインＢ４−６
上に論理１が現われる。ラインＢ４−６又はＢ４
−５のいずれかが論理１であると、ラインＢ４−
４は論理０となる。この出力は又ラインＢ２−５
に現われる。ラインＢ２−４又はＢ２−５、ある
いはその両方の状態が論理０であれば、ラインＢ
２−６は常に論理０となる。このように、入力ラ
インBB２Ｈが論理１を有する時、出力ライン
VR２Ｌは論理０となつて、電力の存在を示すこ
とが判る。 上の行から下に電力が流れる場合について次に
説明する。入力ラインBB３Ｈが論理１を有する
時、ラインＢ３−１０は論理０となつてラインＢ
３−１１も又論理０となることが判る。ラインＢ
３−１２は、行６と５の間の連結性に関する連結
性データを送る入力ラインLR２Ｌに接続されて
いる。もし連結性が存在すれば、このラインは論
理０を送り、ラインＢ３−１２も又論理０を有す
る。ラインＢ３−１１とＢ３−１２の相方が論理
０である時、ラインＢ３−１３は論理１となる。
入力ラインBB３Ｈに電力が存在し、しかもこの
ラインとラインBB２Ｈとの間に連結性がある時
には、ラインＢ４−９にも与えられるラインＢ３
−１３上の論理１の存在は、更に出力ラインVR
２Ｌにおいて論理０を生じて電力の存在を示すこ
とが判る。 同様に、ラインＢ４−１とＢ４−４は、下の行
に対する接続があるかどうか、又この行に流れ込
む電力があるかどうかを決定する。電力フローお
よび各行間の接続の両条件は、出力ラインVR２
Ｌが論理０を示して電力の存在を表示するために
は真でなければならないことは明らかである。 コラム・ソルバーは図示された特定のハードウ
エア構成、又はどんなハードウエア構成にも限定
されるものでないことに留意すべきである。コラ
ム・ソルバーの機能は、ソフトウエア・プログラ
ム又は他のハードウエア構成により容易に行うこ
とができる。 下記の論理アルゴリズムを行うどんなソフトウ
エアプログラム又はハードウエア構成も、本発明
のコラム・ソルバーの結果を達成できるものであ
る。 Do＝Oo+1・Do+1＋Po Uo＝Oo-1・Uo-1＋Po Oo＝Do＋Uo 但し、Do＝下方からラインｎに流れる電力 Uo＝上方からラインｎに流れる電力 Oo＝ラインｎの電力出力 Oo+1＝下方のライン（ラインo+1）の電力出力 Do+1＝下方のライン（ラインo+1）からの連結
性 Oo-1＝上方のライン（ラインo-1）の電力出力 Uo-1＝上方のライン（ラインo-1）からの連結
性 Po＝ラインｎ上の電力入力 本発明で実施された如き列解決の概念は、ラダ
ー形態回路網の解決において他のプログラム可能
コントローラにより用いられている他の手法より
も優れたものである。本発明の以前には、ライン
毎にラダー図が解かれていた。この手法はしばし
ば、プログラマがそのラダー図を指定されたプロ
グラミング様式に適合するよう書直されなければ
ならないという問題を生じた。 第３０図は、本発明のコラム・ソルバーにより
容易に解くことができる回路網を示しており、こ
れは従来のライン・ソルバー・コントローラにと
つて多くの問題を生じたものである。 従来技術のライン解決を用いる在来コントロー
ラは、下記の方法により第３０図に示したリレー
論理ラダー回路を解くものである。ノード９０に
ついての電力フローを最初に解き、これに続いて
ノード９１と９２を解く。しかし、ノード９１と
９２の解く前に、電力がノード９０を流れた結果
は、後で使用するためレジスタに記憶される。こ
の記憶値は点９５の電力状況に対応している。ノ
ード９１と９２に対する電力フローの解も又レジ
スタに記憶されねばならない。この値は点９７の
電力状況に対応する。点９７の状況を記憶した
後、在来のコントローラは、点９５に戻つて前に
記憶した電力状況の値を用いてノード９４を解
く。この値は点９６の電力状況のため記憶され、
そしてコントローラはノード９８を解くために戻
される。ノード９８に対する解は点９６の記憶値
と基本的にORされ、その結果の値は点９７の値
とORされる。これからの結果は、次にノード９
３についての電力フローを解くために使用され
る。明らかなように、多くのノード分岐を有する
複雑な回路網については、他のノードの解を求め
る間、中間の電力状況の値を保持するため多量の
レジスタ記憶が必要とされる。従来技術のコント
ローラにおけるこのメモリー空間要求は、論理的
にORされるノードの数を制限するために、ユー
ザ回路網の様式に対する制限を必要とする。しか
し、本発明のコラム・ソルバーは、そのような論
理機能のその実行において悪影響を受けず、従つ
て従来技術のコントローラよりも高速かつ効率的
である。 回路網の挿入 プログラム可能コントローラはそのソフトウエ
アを介して、２つの順次隣接する既存の回路網間
への回路網の挿入を可能にする。回路網はそのス
テツプ番号（第６Ａ図の状況／アセンブリ区域参
照）の順序で順次解を与えられるため、プログラ
ム可能コントローラのその順次解順序は回路網の
挿入によつて変更することができる。 コイルの表示 プログラム可能コントローラは、ユーザがその
制御プログラム内の２つの既存回路網間に諸回路
網を挿入するのを可能にするだけでなく、ユーザ
が任意の回路網内の任意のラインに対してＩ／Ｏ
システム内の所望の出力点を表示することを可能
にする。従つて、ユーザのラインは、制御プログ
ラム内の他のライン又はそれらのコイル番号に影
響を与えることなく制御プログラム内のどこにで
も挿入することができる。ユーザ・ラインの概念
を用いる従来技術のプログラム可能コントローラ
においては、各ユーザ・ラインはその論理的出力
状態を表わす固定されたコイル番号を持つてい
た。従つて、例えば、ユーザ・ライン「６」を変
更して「６」以外の「９」又は他の番号で出力コ
イルを指示させることはできなかつた。本発明に
おいては、どのユーザ・ラインの出力コイルも、
Ｉ／Ｏシステムの出力アドレス状態内の任意の番
号でも識別可能である。このように、ユーザ回路
網内の出力のコイル番号をその回路網内のライン
の番号と等しくすることは必要でない。例えば、
回路網番号１（ステツプ番号１）においては、第
１ライン出力は、「１」からＩ／Ｏシステム内の
最大数、一般に256のＩ／Ｏ点までのどのＩ／Ｏ
点をも参照することができる。同様に、この回路
網の第２ラインはコイル出力番号「２」を付す必
要はなく、Ｉ／Ｏ出力フイールド内のどんな番号
でもよい。従つて、本発明は、ユーザ・プログラ
ムの解順序がライン番号順と同じである従来技術
のプログラム可能コントローラとは異なつてい
る。本プログラム可能コントローラにおいては、
ライン番号の順序はユーザにより任意に指示で
き、ユーザ・プログラムの解順序は制御プログラ
ムの回路網のステツプ番号（回路網番号）により
指示できる。 プログラミング・パネル 第１図に示されるプログラミング・パネル２９
は、第２４Ａ図乃至第２８Ｄ図に詳細に示され
る。第２４Ａ図および第２４Ｃ図に示される如
く、このプログラミング・パネルは、インテル社
製8080AマイクロプロセサZ1とその関連回路を内
蔵している。その結果のプログラミング・パネル
は、主フレームのハードウエアおよびソフトウエ
アと関連して、ユーザにユーザ制御プログラムを
プログラムし、モニターし、デバツグすることを
可能にする。更に、主フレームと関連してプログ
ラミング・パネルは、プログラミング・パネルの
カーソル制御キーにより選択されたノードの実時
間表示、および制御プログラム内の既存の２つの
回路網の間への回路網の挿入を可能にすると共
に、回路網内のラインのライン番号によつて制約
されることなくどの回路網内のどのラインのコイ
ル出力状態をもユーザが割当てることを可能にす
る。主フレームと組合されるプログラミング・パ
ネルは、カーソル４７により選択されたCRTス
クリーン３６上のどのノード（第２図、第４図、
第５図参照）に対してもLED（第１図参照）に実
時間出力を与える。このパネルは又、ユーザが制
御プログラムの特殊な探索を行うことも可能にす
る。 このように、これ迄述べてきたものは、典型的
な工業用制御用途において使用される８個から
256個迄のハードワイアド・リレーと置換わるた
めの改良された低コストのプログラム可能コント
ローラである。この改良されたプログラム可能コ
ントローラは、CRTデイスプレイを有するプロ
グラミング・パネルを介しそしてユーザの選択し
た７行×11列の要素からなる回路網を用いてユー
ザ制御プログラムをユーザがエンターすることを
可能にする。この制御プログラムの解順序は、諸
ユーザ回路網の各々と関連する回路網番号により
順次実施される。このように、解の順序が制御シ
ステムが適正に機能するのに重要であるような状
況においては、ユーザはある回路網の１つ前の回
路網の解決をプログラム可能コントローラに行わ
せることができる。この能力は、そのプログラミ
ング・パネルと関連してプログラム可能コントロ
ーラにより強化され、ユーザに制御プログラムの
２つの既存回路網の間に１つの回路網を挿入する
ことを可能にする。 更に、本文に記述したプログラム可能コントロ
ーラは、ユーザ・ラインのライン番号により制限
を受けることなくユーザがそのラインに関連する
出力コイルを指示することを可能にする。このた
め、出力コイル番号が制御プログラムのライン番
号により固定されないため、ユーザは更に自由に
制御プログラムを生成できることになる。これ
は、制御プログラム内の既存回路網間への回路網
の挿入の能力と関連して、ユーザが所望の制御シ
ステムを得るよう助ける。 更に、本文に記述したプログラム可能コントロ
ーラは、ユーザ制御プログラムの回路網が回路網
内の隣接ライン間に垂直方向連結を有するのを可
能にする。このような垂直方向接続部は従来技術
のプログラム可能コントローラにも存在していた
が、本発明は、回路網の設定に際してユーザに対
する殆んどの制約を除去し、かつ又回路網に解を
与えるためのプログラム可能コントローラのハー
ドウエアおよびソフトウエア要件を大幅に減少さ
せるコラム・ソルバーを有する点で、従来技術の
プログラム可能コントローラにおける問題を克服
するものである。このように、このプログラム可
能コントローラは、列単位でユーザの各回路網を
解き、この解の一部は回路網の特定の列のノード
内の要素の状態であり、そして次のステツプは、
垂直方向連結によるあるラインから隣のラインへ
の垂直方向電力の流れを決定することである。 最後に、本文に説明したプログラム可能コント
ローラはCRTデイスプレイを有し、これは、ユ
ーザが生成した回路網の任意のノードに置かれる
カーソルを用い、このノードの実時間電力状況を
LED上に表示する。更に、プログラム可能コン
トローラの主フレームに関連して、プログラミン
グ・パネルは、ユーザ・プログラムのモニタリン
グとデバツギングを容易にするため、ユーザがそ
のプログラムの種々の探索操作を行うことを可能
にする。 これ等の種々の特徴および改良点を組合せるこ
とによりプログラム可能コントローラの技術水準
を向上させるものである。 従つて、前記の諸目的および本文から明らかな
目的は有効に達成されるが、本発明の範囲から逸
脱することなく前述の構成にある変更を行うこと
ができるため、本文に含まれ添付図面に示される
全ての事項は例示のためのものであつて限定する
意図をもつものではない。 又、頭書の特許請求の範囲は本文に記載した本
発明の全般的かつ特定的な特徴の全てと表現上そ
の間の該当するものと考えられる本発明の範囲の
全ての表現を網羅することを意図するものである
ことも理解すべきである。 表 32 ／※ ノードの変換※／ ／※ R1のビツト１〜０に変換の方向およびタ
イプを指定※／ ／※ もしR1（１−０）＝00Bならば、離散ソー
ス・ノード※／ ／※ もしR1（１−０）＝01Bならば、レジス
タ・ソース・ノード※／ ／※ もしR1（１−０）＝10Bならば、BCDへ変
換、離散に記憶※／ ／※ もしR1（１−０）＝11Bならば、２進数へ
変換、レジスタに記憶※／ ／※ 離散ソースは常に離散入力である※／ ／※ 離散宛先は常に離散出力である（即ち、内
部コイルではない）※／ ／※ レジスタは常に保持レジスタである※／ ／※ 変換ノードのタイプの取得※／ R11＝R1・AND・３ ／※ ベクトルOFF R11※／ ／※ もしR11＝00ならば、離散ソース・ノード
※／ ／※ コイルADDR REGがロードされた※／ ／※ コイル増分コードの取得※／ R11＝CTR LINCC ／※ データのためのアセンブリ区域のクリア ※／〔R5，R6〕＝０ ／※ セツト・アツプ・カウント※／ R2＝−1210 ＦOR Ｉ＝１，12（カウントに対しR2を使
用） ／※ 離散ビツトのシフト※／ 〔R5，R6〕＝〔R5，R6〕Rotate Left.1 ／※ 次の離散入力の持込み※／ 〔R5，R6〕＝〔R5，R6〕．OR.CRINPUT IVOCTRL＜＝R11 NEXT Ｉ ／※ ソース・データの記憶※ 〔CONVSRCH，CONVSRCL〕＝〔R5，R6〕 Go To Logic 020／※次のノードを解け※／ ／※ もしR11＝01Bならば、レジスタ・ソー
ス・ノード※／ ／※ R1を保管※／ Save R1＝R1 Call REGVAL ／※ ソース、データを保管せよ※／ 〔CONVSRCH，CONVSRCL〕＝〔R5，R6〕 ／※ 次のノードを解け※／ ／※ もしR11＝10Bならば、離散宛先、２進数
をBCDに変換※／ ／※ R1を保管せよ※／ SaveR1＝R1 SaveR3，R4＝＞SaveR3，SaveR4 ／※ ２進ソース・データを取得※／ 〔R5，R6〕＝〔CONVSRCH，CONVSRCL〕 ／※ カウントＡのセツト・アツプ※／ BCD Value＝０，〔R3，R4〕＝０ R1＝−４ DoR1 to ０，Step １ ／※ カウントＢのセツト・アツプ※／ R2＝−４ BCD値を２倍せよ、〔R3，R4〕＝2.※ 〔R3，R4〕 Do R2 to ０，Step １ ／※ BIN値から800を減算せよ 〔AUX，R11〕＝〔R5，R6〕−80010 If〔AUX，R11〕．GE.0 Then Do ／※ BIN値を置換せよ※／ 〔R5，R6〕＝〔AUX，R11〕 ／※ １をBCD値に加算せよ※／ 〔R3，R4〕＝〔R3，R4〕＋１ Else： ENDIF ENDDO ／※ BCD値を16で除せ※／ 〔R3，R4〕＝〔R3，R4〕．Rotated Right.4 ／※ BIN値を10倍せよ※／ 〔R5，R6〕＝〔R5，R6〕※10 ENDDO ／※ BCD値は〔R3，R4〕の中 ／※ 〔R3，R4〕の将来の回転はキヤリーアウ
ト＝＞キヤリーインでラツプアラウンド
※／ ／※ コイル・アドレス・レジスタをセツト、
INCRコードを取得※／ R11＝CTRLINCC ／※ カウントのセツト※／ R2＝−1210 ／※ 第１のビツトを位置に回転※／ 〔R5，R6〕＝〔R5，R6〕．Rotate Left5 Do R2 to ０ Step １ ／※ １ビツトを出力せよ※／ CROUTPUT＝〔R4〕 ／※ 次のビツトを位置に回転※／ 〔R3，R4〕＝〔R3，R4〕．Rotate Left.1 ENDDO ／※ レジスタを復元せよ※／ R1＝Save R1 R3＝Save R3 R4＝Save R4 ／※ 電力セツト※／ R3＝（R3.AND.３）．OR.2 ／※ 次のノードを解け※／ ／※ もしR11＝11Bならばレジスタ宛先、BCD
を２進数に変換※／ ／※ R1，R2，R3，R4を保管※／ SaveR1＝R1 SaveR2＝R2 SaveR3＝R3 SaveR4＝R4 ／※ ソース・データ取得※／ 〔R1，R2〕＝〔CONVSRCH，CONVSRCL〕 ／※ 〔Binを０にセツトせよ〕 〔R3，R4〕＝０ １セツト・カウント※／ R11＝−３ Do R11 to ０，Step １ ／※ Bin値を10倍せよ※／ 〔R3，R4〕＝〔R3，R4〕※10 ／※ 次の桁をBin値へ加算せよ※／ 〔R3，R4〕＝〔R3，R4〕＋R1 ／※ 次の桁を位置へ移動せよ※／ 〔R1，R2〕＝〔R1，R2〕．Rotate Left4. AND.7777 ENDDO ／※ Binデータの保管※／ 〔CONVSRCH，CONVSRCL〕＝〔R3，R4〕 ／R1，R2を復元せよ※／ R1＝Save R1 R2＝Save R2 ／GETREG.ADDR※／ CALL REGV AL ／BINデータ取得せよ※／ 〔R1，R2〕＝〔CONVSRCH，CONVSRCL〕 CALL STORE ／※ レジスタを復元せよ※／ R1＝Save R1 R3＝Save R3 R4＝Save R4 ／※ 電力セツト※／ R3＝（R3.AND.NOT.3）．OR.2 ／※ 次のノードを解け
第１図は本発明によるプログラム可能コントロ
ーラの斜視図であり、中央処理装置とメモリーと
電源を含む主フレームを収容するハウジングを示
し、Ｉ／ＯダクトはCPUとＩ／Ｏバスに連結さ
れた図示したＩ／Ｏハウジングとの間の通信用の
Ｉ／Ｏバスを収容し更に８個迄のＩ／Ｏモジユー
ルを収容し、各モジユールは入力又は出力モジユ
ールであつて外部の諸装置と４点で相互に連絡
し、更にプログラミング・パネル上でユーザによ
り生成された制御プログラムのユーザのモニタリ
ング、プログラミングおよびデバツギングのため
前方に取付けたコネクタにより主フレーム・ハウ
ジングに相互に連結されたプログラミング・パネ
ルを示す。第１Ａ図はＩ／Ｏダクトを示した主フ
レーム・ハウジングとＩ／Ｏシステムの一部を示
す斜視図であり、その前方カバーを取外してＩ／
ＯバスとＩ／Ｏハウジングとの連結状態を示す。
第１Ｂ図は第１図に示したプログラム可能コント
ローラのブロツク図。第２図は第１図に示された
プログラミング・パネルのキーボード、LFDお
よびCRTデイスプレイの一部を示す平面図。第
３図は第１図に示されたプログラム可能コントロ
ーラの最上位サブシステムの階層構成を示す図。
第４図は、第１図に示したプログラミング・パネ
ルで制御エンジニアによつてプログラムされる代
表的なラダー形態電気回路網を示す図。第５図は
プログラミング・パネル上にプログラムできるラ
ダー形態電気回路網の別の典型例を示す図。第６
Ａ図はユーザ回路網と状況／アセンブリ区域の両
方を示すCRT様式を示す図。第６Ｂ図は縦方向
相互接続との常開接触のための状況／アセンブリ
区域を示す図。第６Ｃ図は常開接触および開始機
能のための状況／アセンブリ区域を示す図。第６
Ｄ図はメモリー保護部との常開接触のための状
況／アセンブリ区域を示す図。第６Ｅ図は第６Ａ
図乃至第６Ｄ図で使用した記号の説明を示す図。
第７図はノードに対する種々の変更がユーザによ
りなされる時選択されたノードに対しプログラミ
ング・パネルのCRTにより生成される表示を示
す図。第８Ａ図乃至第８Ｈ図は制御プログラムの
種々のパラメータを用いてある探索機能が要求さ
れる時CRTデイスプレイのアセンブリ部分を示
す図。第９図は第１図に示したプログラム可能コ
ントローラの主フレーム・ソフトウエアの制御フ
ロー図。第１０Ａ図はスタートアツプに続くプロ
グラム可能コントローラの通常の操作の間の主フ
レーム・ソフトウエアのデータ・フロー図。第１
０Ｂ図はパワー・ダウンおよびパワー・アツプ操
作の間のデータ・フローを示す第１０Ａ図に示し
たものと類似のデータ・フロー図。第１１図は第
１図に示したプログラム可能コントローラの主フ
レームに対するタイミング図。第１２図は第１図
に示したプログラム可能コントローラの主フレー
ムに対するソフトウエア状態図。第１３Ａ図乃至
第１３Ｄ図は第１図に示した中央処理装置のメモ
リー・アドレス指定カウンタおよび読出しゲート
の略図。第１３Ｅ図は第１３Ａ図乃至第１３Ｄ図
の関連状態を示す図。第１４図乃至第１４Ｄ図は
CPUのＩ／Ｏインターフエースの略図。第１４
Ｅ図は第１４Ａ図乃至第１４Ｄ図の関連状態を示
す図。第１５Ａ図乃至第１５Ｄ図はCPUの制御
選択ロジツクの略図。第１５Ｅ図は第１５Ａ図乃
至第１５Ｄ図の関連状態を示す図。第１６Ａ図乃
至第１６Ｄ図はCPUのプロセサおよびプログラ
ムROMインターフエースの略図。第１６Ｅ図は
第１６Ａ図乃至第１６Ｄ図の関連状態を示す図。
第１７Ａ図乃至第１７Ｄ図はCPUの周辺装置ポ
ートおよびスクラツチパツドの略図。第１７Ｅ図
は第１７Ａ図乃至第１７Ｄ図の関連状態を示す
図。第１８Ａ図乃至第１８Ｄ図は第１図に示した
中央処理装置に使用されるコネクタの略図。第１
８Ｅ図は第１８Ａ図乃至第１８Ｄ図の関連状態を
示す図。第１９Ａ図乃至第１９Ｄ図、第２０Ａ図
乃至第２０Ｄ図、第２１Ａ図乃至第２１Ｄ図、第
２２Ａ図乃至第２２Ｄ図、および第２３Ａ図乃至
第２３Ｂ図はユーザのラダー形態回路網、コイ
ル・データおよびレジスタ・データを記憶するた
めのメモリー・ボードを示し、第１図に示したプ
ログラム可能コントローラの中央処理装置の一部
を形成する図。第１９Ｅ図、第２０Ｅ図、第２１
Ｅ図、第２２Ｅ図および第２３Ｃ図は第１９Ａ図
乃至第１９Ｄ図、第２０Ａ図乃至第２０Ｄ図、第
２１Ａ図乃至第２１Ｄ図、第２２Ａ図乃至第２２
Ｄ図および第２３Ａ図乃至第２３Ｂ図のそれぞれ
の関連状態を示す図。第２４Ａ図乃至第２４Ｄ
図、第２５Ａ図乃至第２５Ｄ図、第２６Ａ図乃至
第２６Ｄ図、第２７Ａ図乃至第２７Ｄ図および第
２８Ａ図乃至第２８Ｄ図は第１図に示されたプロ
グラミング・パネルの略図。第２４Ｅ図、第２５
Ｅ図、第２６Ｅ図、第２７Ｅ図および第２８Ｅ図
は第２４Ａ図乃至第２４Ｄ図、第２５Ａ図乃至第
２５Ｄ図、第２６Ａ図乃至第２６Ｄ図、第２７Ａ
図乃至第２７Ｄ図および第２８Ａ図乃至第２８Ｄ
図のそれぞれの関連状態を示す図。第２９図はコ
ラム・ソルバーが機能する方法を示すユーザ回路
網の略図。および第３０図は別のユーザ回路網の
略図であり、これは従来技術のプログラム可能コ
ントローラにとつて困難を生ずる。 ２０……プログラム可能コントローラ、２１…
…メモリー、２２……ハウジング、２３……電力
表示灯、２４……実行表示灯、２５……記憶保護
キー・ロツク・スイツチ、２６……ユーテイリテ
イACコネクタ、２７……周辺装置ポート・コネ
クタ、２８……Ｉ／Ｏシステム、２９……プログ
ラミング・パネル、３０……Ｉ／Ｏダクト、３２
……Ｉ／Ｏバス、３３……Ｉ／Ｏハウジング、３
４……Ｉ／Ｏモジユール、３５……周辺装置ポー
ト・アダプタ、３６……陰極線管（CRT）、３７
……電源部、３８……キーボード、３９……主フ
レーム、４０……LED電力状況表示灯、４１…
…ノード、４２……常開接点、４５……制御キ
ー、４６……電力レール、４７……カーソル、４
８……エラー・リセツト・キー、４９……シフ
ト・キー、５０……データ・キー、５１……バツ
テリ低下表示灯、５２……制御キー、５４……機
能キー。
ーラの斜視図であり、中央処理装置とメモリーと
電源を含む主フレームを収容するハウジングを示
し、Ｉ／ＯダクトはCPUとＩ／Ｏバスに連結さ
れた図示したＩ／Ｏハウジングとの間の通信用の
Ｉ／Ｏバスを収容し更に８個迄のＩ／Ｏモジユー
ルを収容し、各モジユールは入力又は出力モジユ
ールであつて外部の諸装置と４点で相互に連絡
し、更にプログラミング・パネル上でユーザによ
り生成された制御プログラムのユーザのモニタリ
ング、プログラミングおよびデバツギングのため
前方に取付けたコネクタにより主フレーム・ハウ
ジングに相互に連結されたプログラミング・パネ
ルを示す。第１Ａ図はＩ／Ｏダクトを示した主フ
レーム・ハウジングとＩ／Ｏシステムの一部を示
す斜視図であり、その前方カバーを取外してＩ／
ＯバスとＩ／Ｏハウジングとの連結状態を示す。
第１Ｂ図は第１図に示したプログラム可能コント
ローラのブロツク図。第２図は第１図に示された
プログラミング・パネルのキーボード、LFDお
よびCRTデイスプレイの一部を示す平面図。第
３図は第１図に示されたプログラム可能コントロ
ーラの最上位サブシステムの階層構成を示す図。
第４図は、第１図に示したプログラミング・パネ
ルで制御エンジニアによつてプログラムされる代
表的なラダー形態電気回路網を示す図。第５図は
プログラミング・パネル上にプログラムできるラ
ダー形態電気回路網の別の典型例を示す図。第６
Ａ図はユーザ回路網と状況／アセンブリ区域の両
方を示すCRT様式を示す図。第６Ｂ図は縦方向
相互接続との常開接触のための状況／アセンブリ
区域を示す図。第６Ｃ図は常開接触および開始機
能のための状況／アセンブリ区域を示す図。第６
Ｄ図はメモリー保護部との常開接触のための状
況／アセンブリ区域を示す図。第６Ｅ図は第６Ａ
図乃至第６Ｄ図で使用した記号の説明を示す図。
第７図はノードに対する種々の変更がユーザによ
りなされる時選択されたノードに対しプログラミ
ング・パネルのCRTにより生成される表示を示
す図。第８Ａ図乃至第８Ｈ図は制御プログラムの
種々のパラメータを用いてある探索機能が要求さ
れる時CRTデイスプレイのアセンブリ部分を示
す図。第９図は第１図に示したプログラム可能コ
ントローラの主フレーム・ソフトウエアの制御フ
ロー図。第１０Ａ図はスタートアツプに続くプロ
グラム可能コントローラの通常の操作の間の主フ
レーム・ソフトウエアのデータ・フロー図。第１
０Ｂ図はパワー・ダウンおよびパワー・アツプ操
作の間のデータ・フローを示す第１０Ａ図に示し
たものと類似のデータ・フロー図。第１１図は第
１図に示したプログラム可能コントローラの主フ
レームに対するタイミング図。第１２図は第１図
に示したプログラム可能コントローラの主フレー
ムに対するソフトウエア状態図。第１３Ａ図乃至
第１３Ｄ図は第１図に示した中央処理装置のメモ
リー・アドレス指定カウンタおよび読出しゲート
の略図。第１３Ｅ図は第１３Ａ図乃至第１３Ｄ図
の関連状態を示す図。第１４図乃至第１４Ｄ図は
CPUのＩ／Ｏインターフエースの略図。第１４
Ｅ図は第１４Ａ図乃至第１４Ｄ図の関連状態を示
す図。第１５Ａ図乃至第１５Ｄ図はCPUの制御
選択ロジツクの略図。第１５Ｅ図は第１５Ａ図乃
至第１５Ｄ図の関連状態を示す図。第１６Ａ図乃
至第１６Ｄ図はCPUのプロセサおよびプログラ
ムROMインターフエースの略図。第１６Ｅ図は
第１６Ａ図乃至第１６Ｄ図の関連状態を示す図。
第１７Ａ図乃至第１７Ｄ図はCPUの周辺装置ポ
ートおよびスクラツチパツドの略図。第１７Ｅ図
は第１７Ａ図乃至第１７Ｄ図の関連状態を示す
図。第１８Ａ図乃至第１８Ｄ図は第１図に示した
中央処理装置に使用されるコネクタの略図。第１
８Ｅ図は第１８Ａ図乃至第１８Ｄ図の関連状態を
示す図。第１９Ａ図乃至第１９Ｄ図、第２０Ａ図
乃至第２０Ｄ図、第２１Ａ図乃至第２１Ｄ図、第
２２Ａ図乃至第２２Ｄ図、および第２３Ａ図乃至
第２３Ｂ図はユーザのラダー形態回路網、コイ
ル・データおよびレジスタ・データを記憶するた
めのメモリー・ボードを示し、第１図に示したプ
ログラム可能コントローラの中央処理装置の一部
を形成する図。第１９Ｅ図、第２０Ｅ図、第２１
Ｅ図、第２２Ｅ図および第２３Ｃ図は第１９Ａ図
乃至第１９Ｄ図、第２０Ａ図乃至第２０Ｄ図、第
２１Ａ図乃至第２１Ｄ図、第２２Ａ図乃至第２２
Ｄ図および第２３Ａ図乃至第２３Ｂ図のそれぞれ
の関連状態を示す図。第２４Ａ図乃至第２４Ｄ
図、第２５Ａ図乃至第２５Ｄ図、第２６Ａ図乃至
第２６Ｄ図、第２７Ａ図乃至第２７Ｄ図および第
２８Ａ図乃至第２８Ｄ図は第１図に示されたプロ
グラミング・パネルの略図。第２４Ｅ図、第２５
Ｅ図、第２６Ｅ図、第２７Ｅ図および第２８Ｅ図
は第２４Ａ図乃至第２４Ｄ図、第２５Ａ図乃至第
２５Ｄ図、第２６Ａ図乃至第２６Ｄ図、第２７Ａ
図乃至第２７Ｄ図および第２８Ａ図乃至第２８Ｄ
図のそれぞれの関連状態を示す図。第２９図はコ
ラム・ソルバーが機能する方法を示すユーザ回路
網の略図。および第３０図は別のユーザ回路網の
略図であり、これは従来技術のプログラム可能コ
ントローラにとつて困難を生ずる。 ２０……プログラム可能コントローラ、２１…
…メモリー、２２……ハウジング、２３……電力
表示灯、２４……実行表示灯、２５……記憶保護
キー・ロツク・スイツチ、２６……ユーテイリテ
イACコネクタ、２７……周辺装置ポート・コネ
クタ、２８……Ｉ／Ｏシステム、２９……プログ
ラミング・パネル、３０……Ｉ／Ｏダクト、３２
……Ｉ／Ｏバス、３３……Ｉ／Ｏハウジング、３
４……Ｉ／Ｏモジユール、３５……周辺装置ポー
ト・アダプタ、３６……陰極線管（CRT）、３７
……電源部、３８……キーボード、３９……主フ
レーム、４０……LED電力状況表示灯、４１…
…ノード、４２……常開接点、４５……制御キ
ー、４６……電力レール、４７……カーソル、４
８……エラー・リセツト・キー、４９……シフ
ト・キー、５０……データ・キー、５１……バツ
テリ低下表示灯、５２……制御キー、５４……機
能キー。
Claims (1)
- 【特許請求の範囲】 １ プロセス・コントローラであつて、 Ａ 外部のセンサ装置及びスイツチング装置との
接続のための複数の入力端子３４、 Ｂ 外部プロセス制御アクチユエータとの接続の
ための複数の出力端子３４、 Ｃ 電子プロセサであつて、該電子プロセサが、
前記入力端子及び前記出力端子に結合された中
央処理装置３１と、 該中央処理装置に結合されており、かつ入力
及び出力を各々有する相互接続された相互作用
電気回路要素４１の回路網を表すデータを記憶
するように配置された第１記憶手段２１であつ
て、前記回路要素は、複数の行及び列に配置さ
れていて、その行の論理状態を定める出力コイ
ル要素を含み、及び 前記中央処理装置に結合されておりかつ前記
中央処理装置の動作を制御するためのデータを
記憶するように配置された第２記憶手段と、 を含んでいること、 Ｄ 該電子プロセサに結合されたプログラミン
グ・パネル２９であつて、該プログラミング・
パネルは、前記第１記憶手段の前記データを発
生しかつ前記データを前記の複数の行及び複数
の列に配置された回路要素の回路網として表示
するよう動作可能なキーボード３８及び表示装
置３６を含んでおり、各前記回路要素は、該回
路要素の論理状態を決定するために任意の前記
出力コイル要素の論理状態を参照することがで
きること、 Ｅ 前記プロセサに含まれたコラム・ソルバー手
段５９であつて、該コラム・ソルバー手段は、
列毎に順次に前記回路網の要素の同時相互作用
を、前記要素の論理的状態及びそれら要素の間
の接続を所定の相互作用関係に従つてかつ前記
外部装置から前記入力端子を介して受信する信
号に応答して評価することによつて、確立する
よう動作可能であり、それによつて制御アクチ
ユエータを表す各要素の状態を確立し、かつ前
記各制御アクチユエータへ前記出力端子を介し
て送信する出力信号を発生すること、 Ｆ 前記所定の相互作用関係が、(i)各列内の各要
素への論理入力が当該要素へ接続された前列の
中の１つの要素又は複数の要素の出力の論理和
であり、又(ii)当該要素の論理出力が前記論理入
力と当該要素の伝導状態との論理積であるこ
と、 を含むプロセス・コントローラにおいて、前記
複数の列の内の特定の１つの列内の前記複数の
行の前記回路要素の前記論理入力を確立するた
め、前記コラム・ソルバー手段（第２２Ａ図〜
第２２Ｄ図）が、前記複数の行がＮ個の行を含
む場合、 イ 第１の一連の論理ゲート（B2LS08，
A3LS08）であつて、該論理ゲートは行１〜
Ｎの夫々に設けられており、前記第１の一連
の論理ゲートの出力（VR0L〜VR7L）は、
各前記当該要素の前記論理入力を表すこと、 ロ 第２の一連の論理ゲート（B7LS02−４／
５／６，B6LS02−４／５／６，B4LS02−
４／５／６，B3LS02−４／５／６，
A8LS02−４／５／６，A7LS02−４／５／
６，A6LS02−４／５／６，A4LS02−４／
５／６）であつて、該論理ゲートは行１〜Ｎ
の夫々に設けられており、前記第２の一連の
論理ゲートの各々は、１つの入力として前記
前列でしかも同一の行内の前要素の前記論理
出力（BB0H〜BB7H）を受け、前記第２の
一連の論理ゲートの各々の出力は、前記第１
の一連の論理ゲートの対応するものに第１の
入力として接続されていること、 ハ 第３の一連の論理ゲート（B6LS02−１／
２／３，B4LS02−１／２／３，B3LS02−
１／２／３，A8LS08−１／２／３，
A7LS02−１／２／３，A6LS02−１／２／
３，A4LS02−１／２／３）であつて、該論
理ゲートは行１〜（Ｎ−１）の夫々に設けら
れており、前記第３の一連の論理ゲートの
各々は、１つの入力として前記前要素の出力
と次行でかつ前記前列内の要素の出力との間
の連結状態（LR0L〜LR6L）を受け、そし
て第２の入力として対応する行内の前記第２
の一連の論理ゲートの１つの前記出力を受
け、前記第３の一連の論理ゲートの各々の出
力は、前記次行の第２の一連の論理ゲートの
１つに第２の入力として接続されているこ
と、 ニ 第４の一連の論理ゲート（B7LS02−８／
９／10，B6LS02−８／９／10，B4LS02−
８／９／10，B3LS02−８／９／10，
A8LS02−８／９／10，A7LS02−８／９／
10，A6LS02−８／９／10，ALS02−８／
９／10）であつて、該論理ゲートは行１〜Ｎ
の夫々に設けられており、前記第４の一連の
論理ゲートの各々は、１つの入力として前記
前要素の前記論理出力（BB0H〜BB7H）を
受け、該第４の一連の論理ゲートの各々の出
力は、前記第１の一連の論理ゲートの対応す
るものに第２の入力として接続されているこ
と、 ホ 第５の一連の論理ゲート（B6LS02−11／
12／13，B4LS02−11／12／13，B3LS02−
11／12／13，A8LS02−11／12／13，
A7LS02−11／12／13，A6LS02−11／12／
13，A4LS02−11／12／13）であつて、該論
理ゲートは行１〜（Ｎ−１）の夫々に設けら
れており、前記第５の一連の論理ゲートの
各々は、１つの入力として前記前要素の前記
出力と前記次行でかつ前記前列内の要素の出
力との間の連結状態（LR0L〜LR6L）を受
け、そして第２の入力として前記次行に対す
る前記第４の一連の論理ゲートの１つの出力
を受け、前記第５の一連の論理ゲートの各々
の出力は、前記第４の一連の論理ゲートの対
応するものに第２の入力として接続されてい
ること、 を含むこと、を特徴とするプロセス・コントロー
ラ。 ２ 特許請求の範囲第１項記載のプロセス・コン
トローラにおいて、前記データがユーザ選択の制
御プログラムから成り、前記プログラミング・パ
ネル２９が前記プログラムの少なくとも１部分を
表示するように構成されており、又前記プログラ
ミング・パネル及び前記プロセサは各々、ユーザ
によつて指示された１以上の探索パラメータを含
む複数の探索機能の１つの実行のための相互作用
手段を有していてそれによつて前記プログラミン
グ・パネルの表示装置３６上に前記探索パラメー
タを満足する前記回路網を表示し、又ユーザが指
示できる前記探索パラメータは回路網の最初の要
素に対する探索、特定の回路要素の特定の接点タ
イプの最初の発生に対する探索、特定の参照番号
の最初の発生に対する探索、特定の参照番号を持
つ特定の回路要素の最初の発生に対する探索、及
び特定の要素の最初の発生に対する探索、を含ん
でいること、を特徴とするプロセス・コントロー
ラ。 ３ 特許請求の範囲第２項記載のプロセス・コン
トローラにおいて、前記プログラミング・パネル
２９は、ユーザが前記回路網の隣接行内の２つの
要素の出力の間の垂直方向連結を発生するのを可
能にする手段を有しており、又ユーザが指示でき
る前記探索パラメータは、垂直方向コネクタの最
初の発生に対する探索、垂直方向コネクタを有す
る特定の回路要素の特定の接点タイプの最初の発
生に対する探索、及び垂直方向コネクタを有する
特定の参照番号の最初の発生に対する探索、を含
んでいること、を特徴とするプロセス・コントロ
ーラ。 ４ 特許請求の範囲第１項記載のプロセス・コン
トローラにおいて、前記プログラミング・パネル
２９は、前記回路網を表す前記データをプログラ
ムし、モニターし、その少なくとも１部分を表示
するためあるスクリーン情報リフレツシユ速度を
持つスクリーン・デイスプレイ３６と、表示され
た回路網の要素から要素へと動かすことのできる
カーソル４７と、及び前記スクリーン・リフレツ
シユ速度とは独立して前記カーソルが置かれる前
記要素の実時間状態をユーザに示すための手段４
０と、を有していること、を特徴とするプロセ
ス・コントローラ。 ５ 特許請求の範囲第１項記載のプロセス・コン
トローラにおいて、前記回路網データは、計算機
能を含むユーザ制御プログラムを表し、この計算
機能の少なくとも幾つかは前記計算機能の結果に
関する情報を示す２以上の離散出力を有してお
り、又前記計算機能を解くための手段、を特徴と
するプロセス・コントローラ。
Applications Claiming Priority (1)
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|---|---|---|---|
| US05/895,581 US4292666A (en) | 1978-04-12 | 1978-04-12 | Programmable controller |
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Country Status (7)
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