JPH01204443A - 半導体装置の素子分離方法 - Google Patents
半導体装置の素子分離方法Info
- Publication number
- JPH01204443A JPH01204443A JP63028230A JP2823088A JPH01204443A JP H01204443 A JPH01204443 A JP H01204443A JP 63028230 A JP63028230 A JP 63028230A JP 2823088 A JP2823088 A JP 2823088A JP H01204443 A JPH01204443 A JP H01204443A
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- JP
- Japan
- Prior art keywords
- film
- silicon substrate
- polycrystalline silicon
- etching
- silicon
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
本発明は半導体装置の素子分離方法に関するものである
。
。
（従来の技術）
ＭＯＳ ＬＳＩの素子分離技術は従来、Ｌ ＯＣＯＳ
（１，ｏｅａｌ ｏｘｉｄｉｚａｔｌｏｎ ｏｌ’
５ｉｌｉｃｏｎ）が主流となっているが、微細化が進む
につれ、バーズ・ピーク等のプロセス変換差が無視でき
なくなり、近年ＬＯＧＯ５を改良したＳＷＡＭＩ（Ｓｉ
ｄｅ ｗａｌｌ ｍａｓｋｅｄ １ｓｏｌａｔｉｏｎ
； ＩＥＥＥ Ｖｏｌ。
（１，ｏｅａｌ ｏｘｉｄｉｚａｔｌｏｎ ｏｌ’
５ｉｌｉｃｏｎ）が主流となっているが、微細化が進む
につれ、バーズ・ピーク等のプロセス変換差が無視でき
なくなり、近年ＬＯＧＯ５を改良したＳＷＡＭＩ（Ｓｉ
ｄｅ ｗａｌｌ ｍａｓｋｅｄ １ｓｏｌａｔｉｏｎ
； ＩＥＥＥ Ｖｏｌ。
ＬＥＤ−２９Ｎｏ、４１９８２ Ｐ、５３Ｂ参照）等が
提案されている。このＳＷＡＭＩの工程を第２図に示す
。
提案されている。このＳＷＡＭＩの工程を第２図に示す
。
第２図（ａ）において、シリコン基板２１上にＳｉＯｃ
ｌｌ）膜２２とＳｉ３Ｎ４の膜２３を積層し、フィール
ド部に相当する領域の膜２２および２３をエツチングす
ることにより除去する。そして、残存している膜２２お
よび２３をマスクにしてシリコン基板２１をエツチング
する。次に、露出しているシリコンの表面を酸化し、Ｓ
ｉＯ２の薄い膜２４を形成し、この後５１３Ｎ４を再度
堆積させて膜２５を形成する（第２図（ｂ））。そして
、フィールド部に相当する領域のＳｉ３Ｎ４からなる膜
２５を異方性エツチングすることにより除去する（第２
図（Ｃ））。この時、側壁にはＳｉ Ｎ の膜２５
が残存している。次にシリコン基板２１のフィールド部
を酸化することによりフィールド部にＳ ｉ Ｏ２の厚
い酸化膜（フィールド酸化膜ともいう）２４ａを形成す
る（第２図（ｄ））。エツチングバックすることにより
５ｔ３Ｎ４の膜２５，２３、およびＳ ｉｏ ２の膜２
２を除去し、平坦化する（第２図（ｅ））。したがって
ＳＷＡＭＩは側壁に５１３Ｎ４の膜を残すことによって
フィールド酸化膜２４ａの横方向へのくい込み（バーズ
争ピーク）を抑えている。このような方法として他にＳ
Ｉ Ｌ Ｏ（Ｓｅａｌｅｄ Ｉｎｔｅｒ−ｒａｃｅ
１ｏｃａｌ ｏｘｉｄａｔｉｏｎ）等の類似した技術が
知られている。
ｌｌ）膜２２とＳｉ３Ｎ４の膜２３を積層し、フィール
ド部に相当する領域の膜２２および２３をエツチングす
ることにより除去する。そして、残存している膜２２お
よび２３をマスクにしてシリコン基板２１をエツチング
する。次に、露出しているシリコンの表面を酸化し、Ｓ
ｉＯ２の薄い膜２４を形成し、この後５１３Ｎ４を再度
堆積させて膜２５を形成する（第２図（ｂ））。そして
、フィールド部に相当する領域のＳｉ３Ｎ４からなる膜
２５を異方性エツチングすることにより除去する（第２
図（Ｃ））。この時、側壁にはＳｉ Ｎ の膜２５
が残存している。次にシリコン基板２１のフィールド部
を酸化することによりフィールド部にＳ ｉ Ｏ２の厚
い酸化膜（フィールド酸化膜ともいう）２４ａを形成す
る（第２図（ｄ））。エツチングバックすることにより
５ｔ３Ｎ４の膜２５，２３、およびＳ ｉｏ ２の膜２
２を除去し、平坦化する（第２図（ｅ））。したがって
ＳＷＡＭＩは側壁に５１３Ｎ４の膜を残すことによって
フィールド酸化膜２４ａの横方向へのくい込み（バーズ
争ピーク）を抑えている。このような方法として他にＳ
Ｉ Ｌ Ｏ（Ｓｅａｌｅｄ Ｉｎｔｅｒ−ｒａｃｅ
１ｏｃａｌ ｏｘｉｄａｔｉｏｎ）等の類似した技術が
知られている。
（発明が解決しようとする課題）
しかし、上述のように側壁をＳ ｌ ａ Ｎ ４の膜で
覆ってバーズ・ピークを抑える方法ではシリコン基板２
１に熱応力に起因する欠陥が発生し易い等の問題点があ
った。
覆ってバーズ・ピークを抑える方法ではシリコン基板２
１に熱応力に起因する欠陥が発生し易い等の問題点があ
った。
本発明は、バーズ・ピークが発生すること、およびシリ
コン基板に熱応力に起因する欠陥が発生することを可及
的に防止することのできる半導体装置の素子分離方法を
提供することを目的とする。
コン基板に熱応力に起因する欠陥が発生することを可及
的に防止することのできる半導体装置の素子分離方法を
提供することを目的とする。
（課題を解決するための手段）
本発明による半導体装置の素子分離方法は、シリコン基
板上にＳ ｒ Ｏ２の酸化膜と耐酸化性物質の膜とから
なる２層膜を形成する工程と、シリコン基板上のフィー
ルド部に相当する領域の２層膜を除去する工程と、残存
している２層膜をマスクにシリコン基板をエツチングす
る工程と、シリコン基板上の露出しているシリコンの表
面を酸化してＳ ｉＯ２の薄い膜を形成する工程と、シ
リコン基板上に多結晶シリコンの膜をその膜厚がエッチ
ジグする工程によって形成される四部の深さの１／２以
上となるように形成する工程と、多結晶シリコンの膜を
すべて酸化することにより四部を埋め込む工程と、耐酸
化性物質の膜が露出されるまでエツチングバックする工
程とを備えていることを特徴とする。
板上にＳ ｒ Ｏ２の酸化膜と耐酸化性物質の膜とから
なる２層膜を形成する工程と、シリコン基板上のフィー
ルド部に相当する領域の２層膜を除去する工程と、残存
している２層膜をマスクにシリコン基板をエツチングす
る工程と、シリコン基板上の露出しているシリコンの表
面を酸化してＳ ｉＯ２の薄い膜を形成する工程と、シ
リコン基板上に多結晶シリコンの膜をその膜厚がエッチ
ジグする工程によって形成される四部の深さの１／２以
上となるように形成する工程と、多結晶シリコンの膜を
すべて酸化することにより四部を埋め込む工程と、耐酸
化性物質の膜が露出されるまでエツチングバックする工
程とを備えていることを特徴とする。
（作 用）
このように構成された本発明による半導体装置の素子分
離方法によれば、シリコン基板上に多結晶シリコンの膜
がその膜厚がエツチングされた凹部の深さの１／２以上
となるように形成される。
離方法によれば、シリコン基板上に多結晶シリコンの膜
がその膜厚がエツチングされた凹部の深さの１／２以上
となるように形成される。
そして、この多結晶シリコンの膜はすべて酸化される。
すると酸化された多結晶シリコンの膜が膨張し、凹部は
多結晶シリコンの酸化膜で埋め込まれる。したがってシ
リコン基板のシリコンはほとんど酸化されないことによ
りバーズ・ピークの発生を可及的に防止することができ
るとともに、従来とは異なり四部の側壁を耐酸化性物質
の膜で覆わないことにより、シリコン基板に熱応力に起
因する欠陥が発生することも可及的に防止することがて
きる。
多結晶シリコンの酸化膜で埋め込まれる。したがってシ
リコン基板のシリコンはほとんど酸化されないことによ
りバーズ・ピークの発生を可及的に防止することができ
るとともに、従来とは異なり四部の側壁を耐酸化性物質
の膜で覆わないことにより、シリコン基板に熱応力に起
因する欠陥が発生することも可及的に防止することがて
きる。
（実施例）
第１図に本発明による半導体装置の素子分離工程の一実
施例を示す。第１図（ａ）において、シリコン基板１１
上にＳ Ｉ Ｏ２の膜１２を５００〜１０００人の膜厚
となるように形成し、さらにその上にＳｉ３Ｎ４の膜１
３を低圧化学気相成長法（ＬＰＧＶＤ）により膜厚が１
０００〜３０００人となるように形成する。そしてフィ
ールド部に相当する領域の膜１２および１３をエツチン
グすることにより除去し、残存している膜１２および１
３をマスクにしてシリコン基板２１をエツチングする（
第１図（ａ））。次に露出しているシリコンの表面を５
００〜１００ＯＡ程度酸化し７、ＳｉＯ２からなる酸化
膜１２ａを形成する（第１図（ｂ））。酸化膜１２ａの
形成後必要な場合はフィールド反転防止用のイオン注入
を行う。なおｎチャンネルＭＯ８の場合はＢ イオ／を
注入する。その後、全面に多結晶シリコンの膜１４を、
その膜厚がエツチングされることによって形成された溝
の深さの１／２以上となるようにＬＰＣＶＤ法により形
成する（第１図（ｂ））。そして、多結晶シリコンの膜
１４をすべて酸化し、Ｓ ｉ Ｏ２の厚い膜１２ｂを形
成する。このとき、多結晶シリコンの膜１４がすべて酸
化されるとその膜厚が概略２倍となるため、上記エツチ
ングされることによって形成された溝は酸化膜１２ｂに
よって埋め込まれる（第１図（Ｃ））。次に酸化膜１２
ｂの表面をＳｉ３Ｎ４の膜１３が露出するまでエツチン
グバックして平坦化する（第１図（ｄ））。そして、更
に酸化膜１２とＳｉ３Ｎ４の膜１３とをエツチングする
ことにより平坦な素子分離領域が得られる（第１図（ｅ
））。すなわち、フィールド部には厚いフィールド酸化
膜１２ｃが形成されることになる（第１図（ｅ））。
施例を示す。第１図（ａ）において、シリコン基板１１
上にＳ Ｉ Ｏ２の膜１２を５００〜１０００人の膜厚
となるように形成し、さらにその上にＳｉ３Ｎ４の膜１
３を低圧化学気相成長法（ＬＰＧＶＤ）により膜厚が１
０００〜３０００人となるように形成する。そしてフィ
ールド部に相当する領域の膜１２および１３をエツチン
グすることにより除去し、残存している膜１２および１
３をマスクにしてシリコン基板２１をエツチングする（
第１図（ａ））。次に露出しているシリコンの表面を５
００〜１００ＯＡ程度酸化し７、ＳｉＯ２からなる酸化
膜１２ａを形成する（第１図（ｂ））。酸化膜１２ａの
形成後必要な場合はフィールド反転防止用のイオン注入
を行う。なおｎチャンネルＭＯ８の場合はＢ イオ／を
注入する。その後、全面に多結晶シリコンの膜１４を、
その膜厚がエツチングされることによって形成された溝
の深さの１／２以上となるようにＬＰＣＶＤ法により形
成する（第１図（ｂ））。そして、多結晶シリコンの膜
１４をすべて酸化し、Ｓ ｉ Ｏ２の厚い膜１２ｂを形
成する。このとき、多結晶シリコンの膜１４がすべて酸
化されるとその膜厚が概略２倍となるため、上記エツチ
ングされることによって形成された溝は酸化膜１２ｂに
よって埋め込まれる（第１図（Ｃ））。次に酸化膜１２
ｂの表面をＳｉ３Ｎ４の膜１３が露出するまでエツチン
グバックして平坦化する（第１図（ｄ））。そして、更
に酸化膜１２とＳｉ３Ｎ４の膜１３とをエツチングする
ことにより平坦な素子分離領域が得られる（第１図（ｅ
））。すなわち、フィールド部には厚いフィールド酸化
膜１２ｃが形成されることになる（第１図（ｅ））。
以上により本実施例によればシリコン基板のシリコンが
ほとんど酸化されないことによりバーズ・ピークの発生
を可及的に防止することができるとともに、従来とは異
なりエツチングされた四部の側壁を５ｉｓＮ４の膜で覆
わないことにより、シリコン基板に熱応力に起因する欠
陥が発生することも一１及的に防止することができる。
ほとんど酸化されないことによりバーズ・ピークの発生
を可及的に防止することができるとともに、従来とは異
なりエツチングされた四部の側壁を５ｉｓＮ４の膜で覆
わないことにより、シリコン基板に熱応力に起因する欠
陥が発生することも一１及的に防止することができる。
なお、ｎチャンネルＭＯ３のようにＢ＋イオンを注入す
る場合、酸化に伴うボロンの偏）バのため従来プロフィ
ールを深くかつドーズ量も多〈実施する必要があったが
、本実施例を用いた場合はバーズ・ピークの発生を防Ｉ
卜することができることにより、加速電圧を低くかつド
ーズ量も少なくすることができる。
る場合、酸化に伴うボロンの偏）バのため従来プロフィ
ールを深くかつドーズ量も多〈実施する必要があったが
、本実施例を用いた場合はバーズ・ピークの発生を防Ｉ
卜することができることにより、加速電圧を低くかつド
ーズ量も少なくすることができる。
本発明の半導体装置の素子分離方法によればバーズ・ピ
ークが発生することを可及的に防止することができるば
かりでなく、シリコン基板に熱応力に起因する欠陥が発
生することも可及的に防止することができる。
ークが発生することを可及的に防止することができるば
かりでなく、シリコン基板に熱応力に起因する欠陥が発
生することも可及的に防止することができる。
第１図は本発明による半導体装置の素子分離工程の一実
施例を示す断面図、第２図は従来の半導体装置の素子分
離工程を示す断面図である。 １１−・・シリコン基板、１２，１２ａ、１２ｂ。 １２ｃ・・・Ｓ ｉＯ２の膜、１３・・・Ｓｉ３Ｎ４の
膜、１４・・・多結晶シリコンの膜。 出願人代理人 佐 藤 −雄 第、１ 図
施例を示す断面図、第２図は従来の半導体装置の素子分
離工程を示す断面図である。 １１−・・シリコン基板、１２，１２ａ、１２ｂ。 １２ｃ・・・Ｓ ｉＯ２の膜、１３・・・Ｓｉ３Ｎ４の
膜、１４・・・多結晶シリコンの膜。 出願人代理人 佐 藤 −雄 第、１ 図
Claims (1)
- シリコン基板上にＳｉＯ＿２の酸化膜と耐酸化性物質
の膜とからなる２層膜を形成する工程と、前記シリコン
基板上のフィールド部に相当する領域の前記２層膜を除
去する工程と、残存している２層膜をマスクに前記シリ
コン基板をエッチングする工程と、前記シリコン基板上
の露出しているシリコンの表面を酸化してＳｉＯ＿２の
薄い膜を形成する工程と、前記シリコン基板上に多結晶
シリコンの膜をその膜厚が前記エッチングする工程によ
って形成される凹部の深さの１／２以上となるように形
成する工程と、前記多結晶シリコンの膜をすべて酸化す
ることにより前記凹部を埋め込む工程と、前記耐酸化性
物質の膜が露出されるまでエッチングバックする工程と
を備えていることを特徴とする半導体装置の素子分離方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028230A JPH01204443A (ja) | 1988-02-09 | 1988-02-09 | 半導体装置の素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028230A JPH01204443A (ja) | 1988-02-09 | 1988-02-09 | 半導体装置の素子分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01204443A true JPH01204443A (ja) | 1989-08-17 |
Family
ID=12242798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028230A Pending JPH01204443A (ja) | 1988-02-09 | 1988-02-09 | 半導体装置の素子分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01204443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817907A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | 半導体装置の製造方法 |
| WO1996029731A1 (en) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416189A (en) * | 1977-07-06 | 1979-02-06 | Matsushita Electric Ind Co Ltd | Production of semiconductor substrate |
| JPS58147042A (ja) * | 1982-02-25 | 1983-09-01 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-02-09 JP JP63028230A patent/JPH01204443A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416189A (en) * | 1977-07-06 | 1979-02-06 | Matsushita Electric Ind Co Ltd | Production of semiconductor substrate |
| JPS58147042A (ja) * | 1982-02-25 | 1983-09-01 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817907A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | 半導体装置の製造方法 |
| WO1996029731A1 (en) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
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