JPH01204528A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH01204528A JPH01204528A JP63029291A JP2929188A JPH01204528A JP H01204528 A JPH01204528 A JP H01204528A JP 63029291 A JP63029291 A JP 63029291A JP 2929188 A JP2929188 A JP 2929188A JP H01204528 A JPH01204528 A JP H01204528A
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- Japan
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- signal
- integrator
- subtractor
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/02—Delta modulation, i.e. one-bit differential modulation
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
- H04B14/046—Systems or methods for reducing noise or bandwidth
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
- H03M3/418—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type all these quantisers being single bit quantisers
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術 （第５．６図）発明が解
決しようとする課題 課題を解決するための手段 （第１図）作用 実施例 本発明の一実施例 （第２〜４図）発明の効果 〔概 要〕 デルタ−シグマ型のＡ／Ｄ変換器に関し、グイナミソク
レンジの改善と、高集積化とを両立させることを口約と
し、 アナログ入力信号の最高周波数成分に比べて高い周波数
で入力信号をサンプリングするサンプリング手段と、サ
ンプリングされた入力信号から所定の第１のフィードバ
ック信号を減算する第１の減算器と、該第１の減算器の
出力を積分する第１の積分器と、第１の積分器の積分出
力から第１のフィードバック信号を減算する第２の減算
器と、第２の減算器の出力を積分する第°２の積分器と
、第２の積分器の積分出力を所定の周波数で量子化して
第１の量子化信号を出力するとともに、該第１の量子化
信号を第１のフィードバック信号として帰還させる第１
の量子化器と、第２の積分器の積分出力から第１のフィ
ードバック信号を減算する第３の減算器と、該第３の減
算器の出力から訪定の第２のフィードバック信号を減算
する第４の減算器と、第４の減算器の出力を積分する第
３の積分器と、第３の積分器の積分出力を所定の周波数
で量子化して第２の量子化信号を出力するとともに、該
第２の量子化信号を第２のフィードバック信号として帰
還させる第２の量子化器と、第２の量子化信号を微分す
る第１の微分器と、第１の微分器によって微分された第
２の量子化信号を、更に微分する第２の微分器と、第２
の微分器の微分出力および前記第１の量子化信号とを加
算してデジタル出力信号を生成する加算器と、を備えて
構成している。
決しようとする課題 課題を解決するための手段 （第１図）作用 実施例 本発明の一実施例 （第２〜４図）発明の効果 〔概 要〕 デルタ−シグマ型のＡ／Ｄ変換器に関し、グイナミソク
レンジの改善と、高集積化とを両立させることを口約と
し、 アナログ入力信号の最高周波数成分に比べて高い周波数
で入力信号をサンプリングするサンプリング手段と、サ
ンプリングされた入力信号から所定の第１のフィードバ
ック信号を減算する第１の減算器と、該第１の減算器の
出力を積分する第１の積分器と、第１の積分器の積分出
力から第１のフィードバック信号を減算する第２の減算
器と、第２の減算器の出力を積分する第°２の積分器と
、第２の積分器の積分出力を所定の周波数で量子化して
第１の量子化信号を出力するとともに、該第１の量子化
信号を第１のフィードバック信号として帰還させる第１
の量子化器と、第２の積分器の積分出力から第１のフィ
ードバック信号を減算する第３の減算器と、該第３の減
算器の出力から訪定の第２のフィードバック信号を減算
する第４の減算器と、第４の減算器の出力を積分する第
３の積分器と、第３の積分器の積分出力を所定の周波数
で量子化して第２の量子化信号を出力するとともに、該
第２の量子化信号を第２のフィードバック信号として帰
還させる第２の量子化器と、第２の量子化信号を微分す
る第１の微分器と、第１の微分器によって微分された第
２の量子化信号を、更に微分する第２の微分器と、第２
の微分器の微分出力および前記第１の量子化信号とを加
算してデジタル出力信号を生成する加算器と、を備えて
構成している。
本発明は、Ａ／Ｄ変換器に関し、特に、デルタ−シグマ
型のＡ／Ｄ変換器に係り、３次の伝達特性をもたせて等
測的に３重積分型を構成したＡ／Ｄ変換器に関する。
型のＡ／Ｄ変換器に係り、３次の伝達特性をもたせて等
測的に３重積分型を構成したＡ／Ｄ変換器に関する。
近時、デジタル通信網の発達や、高品位のデジタルオー
ディオの普及に伴って、アナログ信号とディジタル信号
を相互変換するＡ／Ｄ変換器の適用領域は一段と拡大す
る傾向にある。
ディオの普及に伴って、アナログ信号とディジタル信号
を相互変換するＡ／Ｄ変換器の適用領域は一段と拡大す
る傾向にある。
一方、通信機器やオーディオ装置等の高機能化に伴って
、Ａ／Ｄ変換器にも小形、低消費電力、広帯域、高精度
であることが要求されつつあり、このような要求に応え
るためにいわゆるデルタ−シグマ型変調器を用いたＡ／
Ｄ変換器が有望視されている。
、Ａ／Ｄ変換器にも小形、低消費電力、広帯域、高精度
であることが要求されつつあり、このような要求に応え
るためにいわゆるデルタ−シグマ型変調器を用いたＡ／
Ｄ変換器が有望視されている。
デルタ−シグマ型変調器（以下、Δ−Σ変調器）は、雑
音成形処理部および１ピツ）Ｉｆ子化部からなる単一積
分型を基本構成とし、その伝達特性は次式■で表わされ
る。
音成形処理部および１ピツ）Ｉｆ子化部からなる単一積
分型を基本構成とし、その伝達特性は次式■で表わされ
る。
Ｄｏｕｔ ＝Ａｉｎ＋ （１−Ｚ−’ ）Ｑ −■但
し５Ｄｏｕｔ ：デジタル出力信号Ａｉｎ：アナログ
入力信号 Ｑ ：量子化雑音 また、単一積分型を２段あるいは３段に縦続することで
、次式■に示す２次の伝達特性をもつ２重積分型や、次
式■に示す３次の伝達特性をもつ３重積分型が得られ、
次数の増加に伴ってグイナミソクレンジが改善されて近
時の高精度要求に応えたＡ／Ｄ変換器を実現できること
が知られている。
し５Ｄｏｕｔ ：デジタル出力信号Ａｉｎ：アナログ
入力信号 Ｑ ：量子化雑音 また、単一積分型を２段あるいは３段に縦続することで
、次式■に示す２次の伝達特性をもつ２重積分型や、次
式■に示す３次の伝達特性をもつ３重積分型が得られ、
次数の増加に伴ってグイナミソクレンジが改善されて近
時の高精度要求に応えたＡ／Ｄ変換器を実現できること
が知られている。
Ｄｏｕｔ ＝Ａｉｎ＋ （１＝Ｚ−’ ）” Ｑ ・
・・＝■Ｄｏｕｔ ＝Ａｉｎ＋ （１−Ｚ−’ ）’
Ｑ ・・・・・・０反面、多重積分型では単純に縦続
数を増やすと、回路動作が不安定になり、所期の性能が
安定して得られないといった問題点が顕在化していた。
・・＝■Ｄｏｕｔ ＝Ａｉｎ＋ （１−Ｚ−’ ）’
Ｑ ・・・・・・０反面、多重積分型では単純に縦続
数を増やすと、回路動作が不安定になり、所期の性能が
安定して得られないといった問題点が顕在化していた。
そこで、３次の伝達特性をもつとともに、回路動作の安
定した三重積分型のＡ／Ｄ変換器が試みられている。
定した三重積分型のＡ／Ｄ変換器が試みられている。
第５．６図はこの種のＡ／Ｄ変換器の一例を示す図であ
る。
る。
第５図において、Ａ／Ｄ変換器１は、同一構成の４つの
Δ−Σ変調器（ＤＳＱＩ−ＤＳＱ４）で第１〜第３まで
の３段のステージを構成したものであり、第１のステー
ジはＤＳＱＩおよびＤＳＱ２を差動配置して構成し、第
２および第３のステージは、第１ステージに縦続してい
る。
Δ−Σ変調器（ＤＳＱＩ−ＤＳＱ４）で第１〜第３まで
の３段のステージを構成したものであり、第１のステー
ジはＤＳＱＩおよびＤＳＱ２を差動配置して構成し、第
２および第３のステージは、第１ステージに縦続してい
る。
第６図はＤＳＱＩ〜ＤＳＱ４の構成をＤＳＱＩを例にと
って示したものである。第６図において、７は第１の電
荷注入部であり、第１の電荷注入部７は所定のサンプリ
ング期間に接点７ａ、７ｂを閉じてアナログ入力信号の
瞬時振幅値をキャパシタＣｓに蓄積し、その後、接点７
ａ、７ｂを開くとともに、接点７ｃ、７ｄを閉じて蓄積
された瞬時振幅値を出力する。
って示したものである。第６図において、７は第１の電
荷注入部であり、第１の電荷注入部７は所定のサンプリ
ング期間に接点７ａ、７ｂを閉じてアナログ入力信号の
瞬時振幅値をキャパシタＣｓに蓄積し、その後、接点７
ａ、７ｂを開くとともに、接点７ｃ、７ｄを閉じて蓄積
された瞬時振幅値を出力する。
８は第２の電荷注入部であり、第２の電荷注入部８は後
述の２細体号に従って各接点が開／閉操作され、所定の
基準電圧Ｖ ＲＥＦにキャパシタＣｄ、 、Ｃｄ、を充
電し、さらに、充電した電位を出力する。
述の２細体号に従って各接点が開／閉操作され、所定の
基準電圧Ｖ ＲＥＦにキャパシタＣｄ、 、Ｃｄ、を充
電し、さらに、充電した電位を出力する。
９は積分コンデンサＣＱおよびオペアンプＯＰからなる
積分器であり、積分器９は第１のスイッチングキャパシ
タ７からの瞬時振幅値や第２のスイッチングキャパシタ
８からの電位を積分する。
積分器であり、積分器９は第１のスイッチングキャパシ
タ７からの瞬時振幅値や第２のスイッチングキャパシタ
８からの電位を積分する。
積分器９の出力は端子Ｂｌから出力されるとともに、コ
ンパレータＣＭＰのマイナス入力端子に加えられている
。コンパレータＣＭＰはフラス入力端子側の電圧値ＯＶ
と積分器９の出力とを比較し、“１”、“０”の２細体
号に変換して端子Ｃ１から出力する。また、２細体号は
スイッチコントローラ１０にも加えられ、スイッチコン
トローラ１０は、２細体号に従って第２のスイッチング
キャパシタ８の各接点の開／閉を操作する。すなわち、
２細体号に従ってオペアンプＯＰのマイナス入力端子電
位がフィードバック操作されている。
ンパレータＣＭＰのマイナス入力端子に加えられている
。コンパレータＣＭＰはフラス入力端子側の電圧値ＯＶ
と積分器９の出力とを比較し、“１”、“０”の２細体
号に変換して端子Ｃ１から出力する。また、２細体号は
スイッチコントローラ１０にも加えられ、スイッチコン
トローラ１０は、２細体号に従って第２のスイッチング
キャパシタ８の各接点の開／閉を操作する。すなわち、
２細体号に従ってオペアンプＯＰのマイナス入力端子電
位がフィードバック操作されている。
再び第５図において、各ＤＳＱＩ〜ＤＳＱ４から出力さ
れセそれぞれの２細体号は、 ５ＱＩ Ｃ＋ ＝Ａｉｎ＋ （Ｉ Ｚ−’ ）Ｂ＋ −−■５
Ｑ２ Ｃｚ ＝−Ａｉｎ −（Ｉ Ｚ−’ ）Ｂｚ −−■
ＳＱ３ Ｃ３−一−（Ｂｌ ＋Ｂｚ）＋ （１−Ｚ−’ ）Ｂ
ｌ・・・・・・■５Ｑ４ Ｃ４＝−Ｂｌ ＋ （１−Ｚ−’ ）Ｂ４・・・・・
・■の伝達特性が与えられ、これらＣ，−Ｃ４は加算ロ
ジック（ＳＵＭ回路）で加算合成された後、デジタル出
力信号Ｄｏｕｔとして出力される。
れセそれぞれの２細体号は、 ５ＱＩ Ｃ＋ ＝Ａｉｎ＋ （Ｉ Ｚ−’ ）Ｂ＋ −−■５
Ｑ２ Ｃｚ ＝−Ａｉｎ −（Ｉ Ｚ−’ ）Ｂｚ −−■
ＳＱ３ Ｃ３−一−（Ｂｌ ＋Ｂｚ）＋ （１−Ｚ−’ ）Ｂ
ｌ・・・・・・■５Ｑ４ Ｃ４＝−Ｂｌ ＋ （１−Ｚ−’ ）Ｂ４・・・・・
・■の伝達特性が与えられ、これらＣ，−Ｃ４は加算ロ
ジック（ＳＵＭ回路）で加算合成された後、デジタル出
力信号Ｄｏｕｔとして出力される。
ここで、ＳＵＭ回路の加算ロジックは、次式〇で与えら
れる。
れる。
ＤｏｕＬ ＝ （Ｃ＋ Ｃｚ） ＋ （Ｉ
Ｚ−’ ） Ｃ３＋ （１−Ｚ−’ ）” Ｃ４ ＝Ａｉｎ＋ （１−Ｚ−’）” Ｃ４−−■すなわち、
この０式は３重積分型Δ−Σ変調器と同一の３次の伝達
特性であるから、３重積分型と同等のダイナミックレン
ジの改善効果が得られ、しかも、この例では、各ＤＳＱ
１〜４のそれぞれで２細体号のフィードバックループを
完結しているので、回路動作の安定性も比較的に高いも
のが得られる。
Ｚ−’ ） Ｃ３＋ （１−Ｚ−’ ）” Ｃ４ ＝Ａｉｎ＋ （１−Ｚ−’）” Ｃ４−−■すなわち、
この０式は３重積分型Δ−Σ変調器と同一の３次の伝達
特性であるから、３重積分型と同等のダイナミックレン
ジの改善効果が得られ、しかも、この例では、各ＤＳＱ
１〜４のそれぞれで２細体号のフィードバックループを
完結しているので、回路動作の安定性も比較的に高いも
のが得られる。
しかしながら、このような従来のＡ／Ｄ変換器にあって
は、ＤＳＱＩ〜ＤＳＱ４のそれぞれに量子化のためのコ
ンパレータＣＭＰを１つづつ設ける構成となっていたた
め、合計４つのＣＭＰを必要とし、回路規模が増大して
集積化に障害となるといった問題点があった。また、Ｃ
ＭＰ数の増加は、素子雑音を増加させてＳ／Ｎ比の悪化
を招くことも考えられるので、ダイナミックレンジを改
善する見地からもＣＭＰ数は少ないことが望まれる。
は、ＤＳＱＩ〜ＤＳＱ４のそれぞれに量子化のためのコ
ンパレータＣＭＰを１つづつ設ける構成となっていたた
め、合計４つのＣＭＰを必要とし、回路規模が増大して
集積化に障害となるといった問題点があった。また、Ｃ
ＭＰ数の増加は、素子雑音を増加させてＳ／Ｎ比の悪化
を招くことも考えられるので、ダイナミックレンジを改
善する見地からもＣＭＰ数は少ないことが望まれる。
本発明は、このような問題点に鑑みてなされたもので、
量子化のためのコンパレータ数を削減しつつ、３重積分
型と等価の３次の伝達特性が得られるＡ／Ｄ変換器を実
現し、ダイナミックレンジの改善と、高集積化とを両立
させることを目的としている。
量子化のためのコンパレータ数を削減しつつ、３重積分
型と等価の３次の伝達特性が得られるＡ／Ｄ変換器を実
現し、ダイナミックレンジの改善と、高集積化とを両立
させることを目的としている。
第１図は本発明の基本的な構成を示す信号線図である。
第１図において、アナログ入力信号の最高周波数成分に
比べて高い周波数で入力信号をサンプリングするサンプ
リング手段ａと、サンプリングされた入力信号から所定
の第１のフィードバック信号を減算する第１の減算器す
と、該第１の減算器すの出力を積分する第１の積分器Ｃ
と、第１の積分器Ｃの積分出力から第１のフィードバッ
ク信号を減算する第２の減算器ｄと、第２の減算器ｄの
出力を積分する第２の積分器ｅと、第２の積分器ｅの積
分出力を所定の周波数で量子化して第１の量子化信号を
出力するとともに、該第１の量子化信号を第１のフィー
ドバック信号として帰還させる第１の量子化器ｆと、第
２の積分器ｅの積分出力から第１のフィードバック信号
を減算する第３の減算器ｇと、該第３の減算器ｇの出力
から所定の第２のフィードバック信号を減算する第４の
減算器りと、第４の減算器りの出力を積分する第３の積
分器ｉと、第３の積分器ｉの積分出力を所定の周波数で
量子化して第２の量子化信号を出力するとともに、該第
２の量子化信号を第２のフィードハック信号として帰還
させる第２の量子化器ｊと、第２の量子化信号を微分す
る第１の微分器にと、第１の微分器ｋによって微分され
た第２の量子化信号を、更に微分する第２の微分器ｌと
、第２の微分器ｌの微分出力および前記第１の量子化信
号とを加算してデジタル出力信号を生成する加算器ｍと
、を備えて構成している。
比べて高い周波数で入力信号をサンプリングするサンプ
リング手段ａと、サンプリングされた入力信号から所定
の第１のフィードバック信号を減算する第１の減算器す
と、該第１の減算器すの出力を積分する第１の積分器Ｃ
と、第１の積分器Ｃの積分出力から第１のフィードバッ
ク信号を減算する第２の減算器ｄと、第２の減算器ｄの
出力を積分する第２の積分器ｅと、第２の積分器ｅの積
分出力を所定の周波数で量子化して第１の量子化信号を
出力するとともに、該第１の量子化信号を第１のフィー
ドバック信号として帰還させる第１の量子化器ｆと、第
２の積分器ｅの積分出力から第１のフィードバック信号
を減算する第３の減算器ｇと、該第３の減算器ｇの出力
から所定の第２のフィードバック信号を減算する第４の
減算器りと、第４の減算器りの出力を積分する第３の積
分器ｉと、第３の積分器ｉの積分出力を所定の周波数で
量子化して第２の量子化信号を出力するとともに、該第
２の量子化信号を第２のフィードハック信号として帰還
させる第２の量子化器ｊと、第２の量子化信号を微分す
る第１の微分器にと、第１の微分器ｋによって微分され
た第２の量子化信号を、更に微分する第２の微分器ｌと
、第２の微分器ｌの微分出力および前記第１の量子化信
号とを加算してデジタル出力信号を生成する加算器ｍと
、を備えて構成している。
本発明では、第１の量子化器ｆおよび第２の量子化器ｊ
の２つの量子化手段を含む各部によって、等測的３次の
伝達特性をもつ３重積分型のＡ／Ｄ変換器が構成されて
いる。すなわち、第１の量子化器ｆの出力をＦとした場
合、Ｆは、次式■で表される。
の２つの量子化手段を含む各部によって、等測的３次の
伝達特性をもつ３重積分型のＡ／Ｄ変換器が構成されて
いる。すなわち、第１の量子化器ｆの出力をＦとした場
合、Ｆは、次式■で表される。
Ｆ ＝ Ａｉｎ ＋ （Ｉ Ｚ−’）２Ｑｌ ・・・
−■但し、Ｑｌ ：第１の量子化器ｆの量子化雑音Ｚ−
に単位遅延演算子 ここで、第１の量子化ＨＷ ｆを比較器として、この比
較器の動作を表すと、 Ｆ＝Ａｉｎ＋Ｑ１・・・・・・［相］ となり、（ＡｉｎＦ）をとれば、−Ｑ、が得られる。こ
の−Ｑ、を第２の量子化器ｊの人力にすると、第２の量
子化器ｊの出力Ｊは、次式■で表わされる。
−■但し、Ｑｌ ：第１の量子化器ｆの量子化雑音Ｚ−
に単位遅延演算子 ここで、第１の量子化ＨＷ ｆを比較器として、この比
較器の動作を表すと、 Ｆ＝Ａｉｎ＋Ｑ１・・・・・・［相］ となり、（ＡｉｎＦ）をとれば、−Ｑ、が得られる。こ
の−Ｑ、を第２の量子化器ｊの人力にすると、第２の量
子化器ｊの出力Ｊは、次式■で表わされる。
Ｊ＝−Ｑｌ ＋ （１−ｚ−’）Ｑ２・・・・・・０
但し、Ｑ２ ：第２の量子化器ｊの量子化雑音さらに、
Ｊに対して微分を２回繰り返してＪ′とすると、 Ｊ’＝ （１−Ｚ−’） ２ Ｊ −−（１−Ｚ−’） ２Ｑ。
但し、Ｑ２ ：第２の量子化器ｊの量子化雑音さらに、
Ｊに対して微分を２回繰り返してＪ′とすると、 Ｊ’＝ （１−Ｚ−’） ２ Ｊ −−（１−Ｚ−’） ２Ｑ。
＋（１−Ｚす）３Ｑ２・・・・・・０
となり、Ｊ′およびＦを加算すると、
Ｊ ’ ＋Ｆ ＝Ａｉｎ＋ （１＋ Ｚ−’） ’
Ｑｚ −＠となって、３次の伝達特性をもつ３重
積分型が等測的に得られる。
Ｑｚ −＠となって、３次の伝達特性をもつ３重
積分型が等測的に得られる。
したがって、量子化段階が２段で済むから、コンパレー
タ等の比較器数を従来のものに比して半数にすることが
でき、回路規模を削減することができる。また、フィー
ドバックループも各量子化段階毎に完結しているから、
回路動作の不安定化を招くことはない。その結果、３重
積分型の広範なダイナミックレンジが得られるとともに
、高集積化をも達成することができ、しかも安定した回
路動作を得ることができる。
タ等の比較器数を従来のものに比して半数にすることが
でき、回路規模を削減することができる。また、フィー
ドバックループも各量子化段階毎に完結しているから、
回路動作の不安定化を招くことはない。その結果、３重
積分型の広範なダイナミックレンジが得られるとともに
、高集積化をも達成することができ、しかも安定した回
路動作を得ることができる。
以下、本発明を図面に基づいて説明する。
第２〜４図は本発明に係るＡ／Ｄ変換器の一実施例を示
す図である。
す図である。
まず、構成を説明する、第２図において、Ａ／Ｄ変換器
２０は、第１ステージ積分部２１、第２ステージ積分部
２２、第３ステージ積分部２３、前段比較器２４、後段
比較器２５、前段スイッチコントローラ２６、後段スイ
ッチコントローラ２７、微分回路２８、加算部２９およ
びタイミング信号発生回路３０を含んで構成される。
２０は、第１ステージ積分部２１、第２ステージ積分部
２２、第３ステージ積分部２３、前段比較器２４、後段
比較器２５、前段スイッチコントローラ２６、後段スイ
ッチコントローラ２７、微分回路２８、加算部２９およ
びタイミング信号発生回路３０を含んで構成される。
タイミング信号発生回路３０は、Ａ／Ｄ変換器２０内部
で必要な各種タイミング信号を生成し、例えば、第３図
に示すようなタイミング信号φ１、φ１、φ２、φ３を
出力する。
で必要な各種タイミング信号を生成し、例えば、第３図
に示すようなタイミング信号φ１、φ１、φ２、φ３を
出力する。
第１ステージ積分部２１は、サンプリング手段ａ、第１
減算器すおよび第１の積分器Ｃとしての機能を有し、２
つの電荷注入部４１．４２と、積分回路４３と、から構
成されている。電荷注入部４１はキャパシタＣｓおよび
Ｃｓの周りに接続された４つの接点８１〜Ｓ４を有し、
接点Ｓ、〜Ｓ４に付された符号■〜■の組み合わせ（■
−■、■−■）毎に、所定のサンプリング周期で交互に
開／閉してアナログ入力信号Ｖｉｎの瞬時振幅値をキャ
パシタＣｓに蓄えて、サンプリングするとともに、所定
のタイミングでサンプリングデータを積分回路４３に加
える。電荷注入部４２は、電荷注入部４１と同様に符号
■、■、■が付された接点を有するとともに、さらに、
後述のコントロール信号Ｐ１およびＰ２で開／閉操作さ
れる符号Ｐ、 、Ｐ、が付された接点を存し、Ｐｌおよ
びＰ２の組み合わせに従ってコンデンサＣｄ、およびＣ
ｄ２を基準電圧ｙ ｓｓに充電してこの充電電位を所定
のタイミングで積分回路４３に加える。したがって、積
分回路４３の入力端では、電荷注入部４１からのサンプ
リングデータと電荷注入部４２からの充電電位が共に加
えられ、サンプリングデータから充電電位が減算される
。
減算器すおよび第１の積分器Ｃとしての機能を有し、２
つの電荷注入部４１．４２と、積分回路４３と、から構
成されている。電荷注入部４１はキャパシタＣｓおよび
Ｃｓの周りに接続された４つの接点８１〜Ｓ４を有し、
接点Ｓ、〜Ｓ４に付された符号■〜■の組み合わせ（■
−■、■−■）毎に、所定のサンプリング周期で交互に
開／閉してアナログ入力信号Ｖｉｎの瞬時振幅値をキャ
パシタＣｓに蓄えて、サンプリングするとともに、所定
のタイミングでサンプリングデータを積分回路４３に加
える。電荷注入部４２は、電荷注入部４１と同様に符号
■、■、■が付された接点を有するとともに、さらに、
後述のコントロール信号Ｐ１およびＰ２で開／閉操作さ
れる符号Ｐ、 、Ｐ、が付された接点を存し、Ｐｌおよ
びＰ２の組み合わせに従ってコンデンサＣｄ、およびＣ
ｄ２を基準電圧ｙ ｓｓに充電してこの充電電位を所定
のタイミングで積分回路４３に加える。したがって、積
分回路４３の入力端では、電荷注入部４１からのサンプ
リングデータと電荷注入部４２からの充電電位が共に加
えられ、サンプリングデータから充電電位が減算される
。
また、上記充電電位は、ＰｌおよびＰ２の組み合わせに
従って増減され、後述の第１の量子化信号の大きさを反
映したものとなっている。すなわち、Ｃｄ、およびＣｄ
２の充電電位は、第１の量子化信号に対する第１のフィ
ードバック信号として機能する。
従って増減され、後述の第１の量子化信号の大きさを反
映したものとなっている。すなわち、Ｃｄ、およびＣｄ
２の充電電位は、第１の量子化信号に対する第１のフィ
ードバック信号として機能する。
積分回路４３は、コンデンサＣＯとオペアンプＯＰから
なる公知の積分回路であり、入力端子に加えられた減算
後のサンプリングデータを積分して出力する。
なる公知の積分回路であり、入力端子に加えられた減算
後のサンプリングデータを積分して出力する。
第２ステージ積分部２２は、上記第１ステージ積分部２
１とほぼ同一構成であり、第２の減算器ｄおよび第２の
積分器ｅとしての機能を有している。
１とほぼ同一構成であり、第２の減算器ｄおよび第２の
積分器ｅとしての機能を有している。
第３ステージ積分部２３は、第３の減算器ｇ、第４の減
算器ｈ、第３の積分器ｉとしての機能を有し、上記第１
ステージ積分部２１とほぼ同一の構成を有するとともに
、さらに、後述のコントロール信号Ｐ３およびＰ４に従
って開／閉操作される符号Ｐａｌ 、Ｐａが付された接
点を含む電荷注入部４４を備えている。
算器ｈ、第３の積分器ｉとしての機能を有し、上記第１
ステージ積分部２１とほぼ同一の構成を有するとともに
、さらに、後述のコントロール信号Ｐ３およびＰ４に従
って開／閉操作される符号Ｐａｌ 、Ｐａが付された接
点を含む電荷注入部４４を備えている。
前段比較器２４は、第１の量子化器ｆとしての機能を有
し、タイミング信号φ１の立上りで端子ＩＰ、ＩＭ間の
電位を比較し、端子Ｑから第１の量子化信号を出力する
。
し、タイミング信号φ１の立上りで端子ＩＰ、ＩＭ間の
電位を比較し、端子Ｑから第１の量子化信号を出力する
。
後段比較器２５は、第２の量子化器ｊとしての機能を有
しタイミング信号φ１の立上りで端子ＩＰ、ＩＭ間の電
位を比較し、端子Ｑから第２の量子化信号を出力する。
しタイミング信号φ１の立上りで端子ＩＰ、ＩＭ間の電
位を比較し、端子Ｑから第２の量子化信号を出力する。
前段スイッチコントローラ２６は、前段比較器２４のＱ
端子から出力された第１の量子化信号をインバータ４５
で反転した信号および、さらにインバータ４６で再度反
転した信号を受け、タイミング信号φ２が“Ｈ”レベル
にある間これらの２つの信号の組み合わせに従って、コ
ントロール信号Ｐ＋およびＰ２の何れか一方を“Ｈ″レ
ベルセットして出力する。なお、上記Ｐ１およびＰ２は
、前述の第１ステージ積分部２１および第２ステージ積
分部２２内の符号Ｐ、、Ｐ２が付された接点を操作する
信号となり、例えば、Ｐ、が“Ｈ”のとき、対応する符
号の接点が閉操作される。
端子から出力された第１の量子化信号をインバータ４５
で反転した信号および、さらにインバータ４６で再度反
転した信号を受け、タイミング信号φ２が“Ｈ”レベル
にある間これらの２つの信号の組み合わせに従って、コ
ントロール信号Ｐ＋およびＰ２の何れか一方を“Ｈ″レ
ベルセットして出力する。なお、上記Ｐ１およびＰ２は
、前述の第１ステージ積分部２１および第２ステージ積
分部２２内の符号Ｐ、、Ｐ２が付された接点を操作する
信号となり、例えば、Ｐ、が“Ｈ”のとき、対応する符
号の接点が閉操作される。
後段スイッチコントローラ２７は、後段比較器２５のＱ
端子から出力された第２の量子化信号をインバータ４７
で反転した信号および、さらにインバータ４８で再度反
転した信号を受け、タイミング信号φ３が“Ｈ”レベル
にある間これらの２つの信号の組み合わせに従ってコン
トロール信号Ｐ３およびＰ４の何れか一方を“Ｈ”レベ
ルにセットして出力する。なお、上記Ｐ３およびＰ４は
前述の第３ステージ積分部２３内の符号Ｐ３ 、Ｐ、が
付された接点を操作する信号となり、例えば、Ｐ３が“
Ｈ”レベルのとき、対応する符号の接点が閉操作される
。
端子から出力された第２の量子化信号をインバータ４７
で反転した信号および、さらにインバータ４８で再度反
転した信号を受け、タイミング信号φ３が“Ｈ”レベル
にある間これらの２つの信号の組み合わせに従ってコン
トロール信号Ｐ３およびＰ４の何れか一方を“Ｈ”レベ
ルにセットして出力する。なお、上記Ｐ３およびＰ４は
前述の第３ステージ積分部２３内の符号Ｐ３ 、Ｐ、が
付された接点を操作する信号となり、例えば、Ｐ３が“
Ｈ”レベルのとき、対応する符号の接点が閉操作される
。
微分回路２８は、第１の微分器におよび第２の微分器ｌ
としての機能をもち、縦続された２段の微分回路４９．
５０を有している。各微゛分回路４９．５ｏは、タイミ
ング信号φ１で動作するＤフリップフロップ５１と、減
算回路５２とを有している。
としての機能をもち、縦続された２段の微分回路４９．
５０を有している。各微゛分回路４９．５ｏは、タイミ
ング信号φ１で動作するＤフリップフロップ５１と、減
算回路５２とを有している。
加算部２９は、加算器ｍとしての機能を有し、タイミン
グ信号φ、で動作する３段のＤフリップフロップ５３．
５４．５５を通過して所定の遅延処理を施された第１の
量子化信号と、微分回路２８によっｔ微分処理を施され
た第２の量子化信号とを加算し、デジタル出力信号Ｄｏ
ｕｔとして出力する。なお、上記Ｄフリップフロップ５
３は、他のＤフリップフロップ５４．５５の半分の遅延
量に設定されている。
グ信号φ、で動作する３段のＤフリップフロップ５３．
５４．５５を通過して所定の遅延処理を施された第１の
量子化信号と、微分回路２８によっｔ微分処理を施され
た第２の量子化信号とを加算し、デジタル出力信号Ｄｏ
ｕｔとして出力する。なお、上記Ｄフリップフロップ５
３は、他のＤフリップフロップ５４．５５の半分の遅延
量に設定されている。
このような構成によれば、第２ステージ積分部２２の出
力信号Ｆは、前弐■で与えられる。すなわち、２次の伝
達特性となり、さらに、ディジタル出力信号Ｄｏｕｔは
、前弐〇で与えられる。したがって、Ａ／Ｄ変換器２０
としての等価的な伝達特性は、３重積分型Δ−Σ変調器
を用いたものに匹敵し、同等のダイナミックレンジが得
られる。また、量子化は前段比較器２４および後段比較
器２５の２段階で行っているから、従来のものに比して
回路規模を削減することができる。さらに、フィードバ
ックループを第１および第２の量子化信号毎に分けてい
るので、回路動作の不安定化を招くことはない。
力信号Ｆは、前弐■で与えられる。すなわち、２次の伝
達特性となり、さらに、ディジタル出力信号Ｄｏｕｔは
、前弐〇で与えられる。したがって、Ａ／Ｄ変換器２０
としての等価的な伝達特性は、３重積分型Δ−Σ変調器
を用いたものに匹敵し、同等のダイナミックレンジが得
られる。また、量子化は前段比較器２４および後段比較
器２５の２段階で行っているから、従来のものに比して
回路規模を削減することができる。さらに、フィードバ
ックループを第１および第２の量子化信号毎に分けてい
るので、回路動作の不安定化を招くことはない。
このように本実施例では、等価的に３重積分型に匹敵す
る３次の伝達特性を得ることができるので、ダイナミッ
クレンジを改善することができる。
る３次の伝達特性を得ることができるので、ダイナミッ
クレンジを改善することができる。
例えば、第４図に２次の伝達特性を存する他のΔ−Σ変
澗器を用いたＡ／Ｄ変換器と本実施例のＡ／Ｄ変換器と
のシミュレーション結果を示すように、両者の間にはお
よそ２５ｄＢ程度のＳ／Ｎ比の改善が見られ、性能の向
上が確認された。
澗器を用いたＡ／Ｄ変換器と本実施例のＡ／Ｄ変換器と
のシミュレーション結果を示すように、両者の間にはお
よそ２５ｄＢ程度のＳ／Ｎ比の改善が見られ、性能の向
上が確認された。
本発明によれば、回路規模の増大を招くことなく等価的
に３重積分型の伝達特性を得ることができるので、ダイ
ナミックレンジの改善と、高集積化とを両立させること
ができる。
に３重積分型の伝達特性を得ることができるので、ダイ
ナミックレンジの改善と、高集積化とを両立させること
ができる。
第１図は本発明の基本的な構成を示す信号線図、第２〜
４図は本発明に係るＡ／Ｄ変換器の一実施例を示す図で
あり、 第２図はその構成図、 第３図はその一部の信号を示すタイミングチャート、 第４図はその効果を説明するための特性図、第５．６図
は従来のＡ／Ｄ変換器を示す図であり、 第５図はそのブロック図、 第６図はそのＤＳＱＩを示す構成図である。 ａ・・・・・・サンプリング手段、 ｂ・・・・・・第１の減算器、 Ｃ・・・・・・第１の積分器、 ｄ・・・・・・第２の減算器、 ｅ・・・・・・第２の積分器、 ｆ・・・・・・第１の量子化器、 ｇ・・・・・・第３の減算器、 ｈ・・・・・・第４の減算器、 ｉ・・・・・・第３の積分器、 ｊ・・・・・・第２の量子化器、 ｋ・・・・・・第１の微分器、 ！・・・・・・第２の微分器、 ｍ・・・・・・加算器、 ２１・・・・・・第１ステージ積分部（サンプリング手
段ａ、第１の減算器ｂ、第１の積分器Ｃ）、２２・・・
・・・第２ステージ積分部（第２の減算器ｄ１第２の積
分器ｅ）、 ２３・・・・・・第３ステージ積分部（第３の減算器ｇ
、第４の減算器ｈ、第３の積分器ｉ）、 ２４・・・・・・前段比較器（第１の量子化器ｆ）、２
５・・・・・・後段比較器（第２の量子化器ｊ）、２日
・・・・・・微分回路（第１の微分器ｋ、第２の微分器
り、 ２９・・・・・・加算部（加算器ｍ）。
４図は本発明に係るＡ／Ｄ変換器の一実施例を示す図で
あり、 第２図はその構成図、 第３図はその一部の信号を示すタイミングチャート、 第４図はその効果を説明するための特性図、第５．６図
は従来のＡ／Ｄ変換器を示す図であり、 第５図はそのブロック図、 第６図はそのＤＳＱＩを示す構成図である。 ａ・・・・・・サンプリング手段、 ｂ・・・・・・第１の減算器、 Ｃ・・・・・・第１の積分器、 ｄ・・・・・・第２の減算器、 ｅ・・・・・・第２の積分器、 ｆ・・・・・・第１の量子化器、 ｇ・・・・・・第３の減算器、 ｈ・・・・・・第４の減算器、 ｉ・・・・・・第３の積分器、 ｊ・・・・・・第２の量子化器、 ｋ・・・・・・第１の微分器、 ！・・・・・・第２の微分器、 ｍ・・・・・・加算器、 ２１・・・・・・第１ステージ積分部（サンプリング手
段ａ、第１の減算器ｂ、第１の積分器Ｃ）、２２・・・
・・・第２ステージ積分部（第２の減算器ｄ１第２の積
分器ｅ）、 ２３・・・・・・第３ステージ積分部（第３の減算器ｇ
、第４の減算器ｈ、第３の積分器ｉ）、 ２４・・・・・・前段比較器（第１の量子化器ｆ）、２
５・・・・・・後段比較器（第２の量子化器ｊ）、２日
・・・・・・微分回路（第１の微分器ｋ、第２の微分器
り、 ２９・・・・・・加算部（加算器ｍ）。
Claims (1)
- 【特許請求の範囲】 ａ）アナログ入力信号の最高周波数成分に比べて高い周
波数で入力信号をサンプリングするサンプリング手段と
、 ｂ）サンプリングされた入力信号から所定の第１のフィ
ードバック信号を減算する第１の減算器と、 ｃ）該第１の減算器の出力を積分する第１の積分器と、 ｄ）第１の積分器の積分出力から第１のフィードバック
信号を減算する第２の減算器と、 ｅ）第２の減算器の出力を積分する第２の積分器と、 ｆ）第２の積分器の積分出力を所定の周波数で量子化し
て第１の量子化信号を出力するとともに、該第１の量子
化信号を第１のフィードバック信号として帰還させる第
１の量子化器と、 ｇ）第２の積分器の積分出力から第１のフィードバック
信号を減算する第３の減算器と、 ｈ）該第３の減算器の出力から所定の第２のフィードバ
ック信号を減算する第４の減算器と、ｉ）第４の減算器
の出力を積分する第３の積分器と、 ｊ）第３の積分器の積分出力を所定の周波数で量子化し
て第２の量子化信号を出力するとともに、該第２の量子
化信号を第２のフィードバック信号として帰還させる第
２の量子化器と、 ｋ）第２の量子化信号を微分する第１の微分器と、ｌ）
第１の微分器によって微分された第２の量子化信号を、
更に微分する第２の微分器と、 ｍ）第２の微分器の微分出力および前記第１の量子化信
号とを加算してデジタル出力信号を生成する加算器と、 を備えたことを特徴とするＡ／Ｄ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029291A JPH01204528A (ja) | 1988-02-10 | 1988-02-10 | Ａ／ｄ変換器 |
| EP89301064A EP0328318B1 (en) | 1988-02-10 | 1989-02-03 | Delta-sigma modulator |
| DE68916446T DE68916446D1 (de) | 1988-02-10 | 1989-02-03 | Delta-sigma-Modulator. |
| KR1019890001542A KR910009070B1 (ko) | 1988-02-10 | 1989-02-10 | 델타(delta)-시그마(sigma) 변조기 |
| US07/308,555 US4920544A (en) | 1988-02-10 | 1989-02-10 | Delta-sigma modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029291A JPH01204528A (ja) | 1988-02-10 | 1988-02-10 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01204528A true JPH01204528A (ja) | 1989-08-17 |
Family
ID=12272143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63029291A Pending JPH01204528A (ja) | 1988-02-10 | 1988-02-10 | Ａ／ｄ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4920544A (ja) |
| EP (1) | EP0328318B1 (ja) |
| JP (1) | JPH01204528A (ja) |
| KR (1) | KR910009070B1 (ja) |
| DE (1) | DE68916446D1 (ja) |
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| JP2014090307A (ja) * | 2012-10-30 | 2014-05-15 | Asahi Kasei Electronics Co Ltd | サンプリング回路および積分回路 |
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