JPH01204593A - ビデオカメラのデジタル信号処理回路 - Google Patents
ビデオカメラのデジタル信号処理回路Info
- Publication number
- JPH01204593A JPH01204593A JP63029215A JP2921588A JPH01204593A JP H01204593 A JPH01204593 A JP H01204593A JP 63029215 A JP63029215 A JP 63029215A JP 2921588 A JP2921588 A JP 2921588A JP H01204593 A JPH01204593 A JP H01204593A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- data
- white balance
- address
- balance circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Color Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ビデオカメラのデジタル信号処理回路に関す
る。
る。
（従来の技術）
第４図は、従来のビデオカメラにおけるデジタル信号処
理回路の中で色信号の処理系を示すブロック図である。
理回路の中で色信号の処理系を示すブロック図である。
ＣＣＤＩから得られたアナログ撮像信号は、アンプ２で
増幅されて次段のＡ／Ｄコンバータ３の入力レベルに調
整され、このＡ／Ｄコンバータ３によってデジタル信号
に変換される。このデジタル信号は、図示しない輝度信
号処理回路へ送られるとともに、図面に示した色信号の
処理系を経てＮＴＳＣ信号の形態に変換して出力される
。具体的には、前記デジタル信号はスイッチ４の入力端
子ａを通してホワイトバランス回路５へ入力され、ここ
で、ＲＡＭを用いたテーブル変換によりホワイトバラン
スのためのレベル変換と減算が行われて映像のリアルタ
イムデータであるＲ−Ｙ、Ｂ−Ｙの線順次色差信号が作
成される。そして、この線順次色差信号は、ＲＡＭ６ａ
（第５図参照）を用いた遅延回路である１水平走査期間
（ＩＨ）デイレイライン６を経て、Ｒ−Ｙ、Ｂ−Ｙそれ
ぞれの色差連続信号に分離され、この分離された各色差
連続信号は、データ変換ＲＯＭ７において所定の波形補
正が行われ、エンコーダ８にてＮＴＳＣのテレビ信号に
変換される。
増幅されて次段のＡ／Ｄコンバータ３の入力レベルに調
整され、このＡ／Ｄコンバータ３によってデジタル信号
に変換される。このデジタル信号は、図示しない輝度信
号処理回路へ送られるとともに、図面に示した色信号の
処理系を経てＮＴＳＣ信号の形態に変換して出力される
。具体的には、前記デジタル信号はスイッチ４の入力端
子ａを通してホワイトバランス回路５へ入力され、ここ
で、ＲＡＭを用いたテーブル変換によりホワイトバラン
スのためのレベル変換と減算が行われて映像のリアルタ
イムデータであるＲ−Ｙ、Ｂ−Ｙの線順次色差信号が作
成される。そして、この線順次色差信号は、ＲＡＭ６ａ
（第５図参照）を用いた遅延回路である１水平走査期間
（ＩＨ）デイレイライン６を経て、Ｒ−Ｙ、Ｂ−Ｙそれ
ぞれの色差連続信号に分離され、この分離された各色差
連続信号は、データ変換ＲＯＭ７において所定の波形補
正が行われ、エンコーダ８にてＮＴＳＣのテレビ信号に
変換される。
第５図は、ＩＨデイレイライン６の構成例を示し、前記
ＲＡＭ６ａ、アドレスカウンタ６ｂ、連動する二連スイ
ッチ６Ｃで構成され、この二連スイッチ６Ｃによって、
ＲＡＭ６ａに人力される線順次色差信号と該ＲＡＭ６ａ
から出力される信号とをＩＨ期間毎に切り換えることに
より、出力ライン６ｄ、６ｅには、Ｒ−Ｙ、Ｂ−Ｙのそ
れぞれの色差連続信号が得られる。
ＲＡＭ６ａ、アドレスカウンタ６ｂ、連動する二連スイ
ッチ６Ｃで構成され、この二連スイッチ６Ｃによって、
ＲＡＭ６ａに人力される線順次色差信号と該ＲＡＭ６ａ
から出力される信号とをＩＨ期間毎に切り換えることに
より、出力ライン６ｄ、６ｅには、Ｒ−Ｙ、Ｂ−Ｙのそ
れぞれの色差連続信号が得られる。
一方、ホワイトバランス回路５のＲＡＭには前記テーブ
ル変換用のデータが設定されるようになされており、こ
のデータ設定時にはスイッチ４が入力端子す側に切り換
えられて、ホワイトバランス回路５の入力側にはアドレ
スカウンタ９が接続される。そして、アドレスデータが
ＲＯＭｌ０及びホワイトバランス回路５に供給され、Ｒ
ＯＭｌ０に記憶されているデータがホワイトバランス回
路５のＲＡＭに転送される。なお、ＣＰＵＩＩの指令に
よって、ホワイトバランス回路５のＲＡＭへのデータ設
定時に、リード／ライトの切り換え制御、スイッチ４の
切り換え制御、及びＩＨデイレイライン６、エンコーダ
８、アドレスカウンタ９のタイミングの制御を行ってい
る。
ル変換用のデータが設定されるようになされており、こ
のデータ設定時にはスイッチ４が入力端子す側に切り換
えられて、ホワイトバランス回路５の入力側にはアドレ
スカウンタ９が接続される。そして、アドレスデータが
ＲＯＭｌ０及びホワイトバランス回路５に供給され、Ｒ
ＯＭｌ０に記憶されているデータがホワイトバランス回
路５のＲＡＭに転送される。なお、ＣＰＵＩＩの指令に
よって、ホワイトバランス回路５のＲＡＭへのデータ設
定時に、リード／ライトの切り換え制御、スイッチ４の
切り換え制御、及びＩＨデイレイライン６、エンコーダ
８、アドレスカウンタ９のタイミングの制御を行ってい
る。
（発明が解決しようとする課題）
しかるに、上記した従来のデジタル信号処理回路におい
ては、回路規模の低減が望まれている。
ては、回路規模の低減が望まれている。
本発明は係る実情に鑑み、従来、ホワイトバランス回路
５のＲＡＭのデータ設定を行うために専用のアドレスカ
ウンタ９が設けられているが、−方でＲＡＭを用いたＩ
Ｈデイレイラインに必ずアドレスカウンタが必要である
ことに着目し、このアドレスカウンタを共用することに
より回路規模の低減を図るものである。
５のＲＡＭのデータ設定を行うために専用のアドレスカ
ウンタ９が設けられているが、−方でＲＡＭを用いたＩ
Ｈデイレイラインに必ずアドレスカウンタが必要である
ことに着目し、このアドレスカウンタを共用することに
より回路規模の低減を図るものである。
また、ＲＯＭｌ０とデータ変換ＲＯＭ７との共用を図り
、−層の回路規模の低減を図るものである。
、−層の回路規模の低減を図るものである。
（課題を解決するための手段）
本発明のビデオカメラのデジタル信号処理回路は、撮像
素子から得られたアナログ撮像信号をデジタル撮像信号
に変換する手段と、前記デジタル撮像信号からＲ−Ｙ、
Ｂ−Ｙの線順次色差信号を作成するもので、ＲＡＭを備
えたホワイトバランス回路と、該ＲＡＭにデータを初期
設定するためのデータ格納ＲＯＭと、ホワイトバランス
調整された線順次色差信号を１水平走査期間遅延させて
、Ｒ−Ｙ、Ｂ−Ｙそれぞれの色差連続信号を作成するも
ので、アドレスカウンタを備えた遅延手段とを備え、該
遅延手段のアドレスカウンタにより、ホワイトバランス
回路のＲＡＭアドレス及びデータ格納ＲＯＭのアドレス
にアドレスデータが供給されてホワイトバランス回路の
ＲＡＭの初期設定がなされるものである。さらに、デー
タ格納ＲＯＭの代わりに遅延手段の後段に設けたデータ
変換用ＲＯＭの一部領域が前記データ格納ＲＯＭの領域
となされたものである。
素子から得られたアナログ撮像信号をデジタル撮像信号
に変換する手段と、前記デジタル撮像信号からＲ−Ｙ、
Ｂ−Ｙの線順次色差信号を作成するもので、ＲＡＭを備
えたホワイトバランス回路と、該ＲＡＭにデータを初期
設定するためのデータ格納ＲＯＭと、ホワイトバランス
調整された線順次色差信号を１水平走査期間遅延させて
、Ｒ−Ｙ、Ｂ−Ｙそれぞれの色差連続信号を作成するも
ので、アドレスカウンタを備えた遅延手段とを備え、該
遅延手段のアドレスカウンタにより、ホワイトバランス
回路のＲＡＭアドレス及びデータ格納ＲＯＭのアドレス
にアドレスデータが供給されてホワイトバランス回路の
ＲＡＭの初期設定がなされるものである。さらに、デー
タ格納ＲＯＭの代わりに遅延手段の後段に設けたデータ
変換用ＲＯＭの一部領域が前記データ格納ＲＯＭの領域
となされたものである。
（作用）
ホワイトバランス回路のＲＡＭにテーブル変換用のデー
タを初期設定する際には、ＩＨデイレイラインのアドレ
スカウンタより、ホワイトバランス回路のＲＡＭアドレ
ス及び初期設定すべき値が格納されているＣＰＵにより
領域指定されたデータ格納ＲＯＭのアドレスにアドレス
データを供給し、ホワイトバランス回路のＲＡＭの初期
設定を行う。このため、ホワイトバランス回路のＲＡＭ
の初期設定のためのアドレスカウンタを必要としない。
タを初期設定する際には、ＩＨデイレイラインのアドレ
スカウンタより、ホワイトバランス回路のＲＡＭアドレ
ス及び初期設定すべき値が格納されているＣＰＵにより
領域指定されたデータ格納ＲＯＭのアドレスにアドレス
データを供給し、ホワイトバランス回路のＲＡＭの初期
設定を行う。このため、ホワイトバランス回路のＲＡＭ
の初期設定のためのアドレスカウンタを必要としない。
また、ＩＨデイレイラインに接続されるデータ変換ＲＯ
Ｍの一部領域に前記ＲＡＭに初期設定すべきデータを格
納して、データ格納ＲＯＭを削除して回路規模の低減を
図る。
Ｍの一部領域に前記ＲＡＭに初期設定すべきデータを格
納して、データ格納ＲＯＭを削除して回路規模の低減を
図る。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は請求項１に対する実施例であり、ＩＨデイレイ
ライン１６に含まれているアドレスカウンタ６ｂ（第５
図参照）から出力されるアドレス信号がスイッチ４の入
力端子す及びＲＯＭｌ０へ入力される。
ライン１６に含まれているアドレスカウンタ６ｂ（第５
図参照）から出力されるアドレス信号がスイッチ４の入
力端子す及びＲＯＭｌ０へ入力される。
アドレスカウンタ６ｂをＩＨデイレイライン６のＲＡＭ
６ａ用として用いるか、ＲＯＭｌ０に対するアドレスカ
ウンタとして用いるかの切換制御は、ＣＰＵＩ １の指
令によってなされる構成である。なお、第１図において
従来と同一構成のブロックには第４図と同一の符号を付
している。
６ａ用として用いるか、ＲＯＭｌ０に対するアドレスカ
ウンタとして用いるかの切換制御は、ＣＰＵＩ １の指
令によってなされる構成である。なお、第１図において
従来と同一構成のブロックには第４図と同一の符号を付
している。
しかして、ホワイトバランス回路５のＲＡＭの初期設定
を行う時には、ＣＰＵＩ １の指令によってスイッチ４
が入力端子す側に切換わり、ＩＨデイレイライン１６の
アドレスカウンタ６ｂからスイッチ４の入力端子すを通
してホワイトバランス回路５のＲＡＭアドレスが供給さ
れ、同時にＲＯＭｌ０のアドレスに転送用のアドレスデ
ータとＣＰｕ１ｌよりの転送領域指定アドレスデータと
が供給される。ＲＯＭＩＱは、このアドレスデータに対
して予め言ｄ憶されているデータをホワイトバランス回
路５のＲＡＭに転送する。この転送の終了によって、ホ
ワイトバランス回路５のＲＡＭの初期設定が完了すると
、ＣＰＵＩＩの指令によ、ってスイッチ４が入力端子ａ
側に切換わり、ＣＣＤ１で得られたアナログ撮像信号の
通常処理が行われる。
を行う時には、ＣＰＵＩ １の指令によってスイッチ４
が入力端子す側に切換わり、ＩＨデイレイライン１６の
アドレスカウンタ６ｂからスイッチ４の入力端子すを通
してホワイトバランス回路５のＲＡＭアドレスが供給さ
れ、同時にＲＯＭｌ０のアドレスに転送用のアドレスデ
ータとＣＰｕ１ｌよりの転送領域指定アドレスデータと
が供給される。ＲＯＭＩＱは、このアドレスデータに対
して予め言ｄ憶されているデータをホワイトバランス回
路５のＲＡＭに転送する。この転送の終了によって、ホ
ワイトバランス回路５のＲＡＭの初期設定が完了すると
、ＣＰＵＩＩの指令によ、ってスイッチ４が入力端子ａ
側に切換わり、ＣＣＤ１で得られたアナログ撮像信号の
通常処理が行われる。
第２図及び第３図は、請求項２に対する実施例であり、
第２図に示すＩＨデイレイライン２６は、二連切換スイ
ッチ２６Ｃの各々の出力端子の出力と、アドレスカウン
タ２６ｂの出力及びＣＰＵＩＩよりの人力２６ｆとが二
連切換スイッチ１７によって切換えられ、出力ライン２
６ｄ、２６ｅから出力されるようになされている。
第２図に示すＩＨデイレイライン２６は、二連切換スイ
ッチ２６Ｃの各々の出力端子の出力と、アドレスカウン
タ２６ｂの出力及びＣＰＵＩＩよりの人力２６ｆとが二
連切換スイッチ１７によって切換えられ、出力ライン２
６ｄ、２６ｅから出力されるようになされている。
第３図において、データ変換ＲＯＭ７の上位アドレスに
対する記憶領域は、前記ＲＯＭｌ０に格納されているデ
ータを格納したテーブル領域となされている。そして、
ＣＰＵＩＩの指令によって、ＩＨデイレイライン２６内
の二連切換スイッチ１７がアドレスカウンタ２６ｂとＣ
ＰＵＩ １よりの入力２６ｆ側に切換ねり、転送領域指
定アドレスデータが出力ライン２６ｄから、また転送用
アドレスデータが出力ライン２６ｅからそれぞれ出力さ
れ、ホワイトバランス回路５に切換スイッチ４の端子す
を介して入力される。また、このアドレスによりデータ
変換ＲＯＭ７のアドレスが指定されて、前記テーブル領
域のデータがホワイトバランス回路５へ転送される。こ
の転送の終了によって、ホワイトバランス回路５のＲＡ
Ｍの初期設定が完了する。本例の場合、映像のリアルタ
イムデータとＲＡＭの設定アドレスを同一ラインで使用
しているため、リアルタイムデータと同一スピードでの
高速転送ができる。
対する記憶領域は、前記ＲＯＭｌ０に格納されているデ
ータを格納したテーブル領域となされている。そして、
ＣＰＵＩＩの指令によって、ＩＨデイレイライン２６内
の二連切換スイッチ１７がアドレスカウンタ２６ｂとＣ
ＰＵＩ １よりの入力２６ｆ側に切換ねり、転送領域指
定アドレスデータが出力ライン２６ｄから、また転送用
アドレスデータが出力ライン２６ｅからそれぞれ出力さ
れ、ホワイトバランス回路５に切換スイッチ４の端子す
を介して入力される。また、このアドレスによりデータ
変換ＲＯＭ７のアドレスが指定されて、前記テーブル領
域のデータがホワイトバランス回路５へ転送される。こ
の転送の終了によって、ホワイトバランス回路５のＲＡ
Ｍの初期設定が完了する。本例の場合、映像のリアルタ
イムデータとＲＡＭの設定アドレスを同一ラインで使用
しているため、リアルタイムデータと同一スピードでの
高速転送ができる。
（発明の効果）
以上述べたように、本発明によれば、アドレスカウンタ
、及びホワイトバランス回路のＲＡＭへのデータ転送用
のＲＯＭを削減でき、容易にシステムの規模を低減する
ことができる。
、及びホワイトバランス回路のＲＡＭへのデータ転送用
のＲＯＭを削減でき、容易にシステムの規模を低減する
ことができる。
第１図は請求項１に係るビデオカメラのデジタル信号処
理回路の実施例を示すブロック図、第２図はＩＨデイレ
イラインの構成例を示すブロック図、第３図は請求項２
に係るビデオカメラのデジタル信号処理回路の実施例を
示すブロック図、第４図は従来例を示すブロック図、第
５図は従来のＩ Ｈデイレイラインの構成例を示すブロ
ック図である。 １・・・ＣＣＤ ３・・・Ａ／Ｄコンバータ５・・
・ホワイトバランス回路 １６．２６・・・ＩＨデイレイライン ７・・・データ変換ＲＯＭ １０・・・ＲＯＭ（データ格納ＲＯＭ）育２図 Ｌ
Ｊ第５図
理回路の実施例を示すブロック図、第２図はＩＨデイレ
イラインの構成例を示すブロック図、第３図は請求項２
に係るビデオカメラのデジタル信号処理回路の実施例を
示すブロック図、第４図は従来例を示すブロック図、第
５図は従来のＩ Ｈデイレイラインの構成例を示すブロ
ック図である。 １・・・ＣＣＤ ３・・・Ａ／Ｄコンバータ５・・
・ホワイトバランス回路 １６．２６・・・ＩＨデイレイライン ７・・・データ変換ＲＯＭ １０・・・ＲＯＭ（データ格納ＲＯＭ）育２図 Ｌ
Ｊ第５図
Claims (1)
- 【特許請求の範囲】 １）撮像素子から得られたアナログ撮像信号をデジタル
撮像信号に変換する手段と、 前記デジタル撮像信号からＲ−Ｙ、Ｂ−Ｙ の線順次色差信号を作成するもので、ＲＡＭを備えたホ
ワイトバランス回路と、 該ＲＡＭにデータを初期設定するためのデ ータ格納ＲＯＭと、 ホワイトバランス調整された線順次色差信 号を１水平走査期間遅延させて、Ｒ−Ｙ、Ｂ−Ｙそれぞ
れの色差連続信号を作成するもので、アドレスカウンタ
を備えた遅延手段とを備え、 該遅延手段のアドレスカウンタにより、ホ ワイトバランス回路のＲＡＭアドレス及びデータ格納Ｒ
ＯＭのアドレスにアドレスデータが供給されてホワイト
バランス回路のＲＡＭの初期設定がなされることを特徴
とするビデオカメラのデジタル信号処理回路。 ２）請求項１におけるデータ格納ＲＯＭの代わりに遅延
手段の後段に設けたデータ変換用ＲＯＭの一部領域が前
記データ格納ＲＯＭの領域となされたことを特徴とする
ビデオカメラのデジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029215A JPH0744698B2 (ja) | 1988-02-10 | 1988-02-10 | ビデオカメラのデジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029215A JPH0744698B2 (ja) | 1988-02-10 | 1988-02-10 | ビデオカメラのデジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01204593A true JPH01204593A (ja) | 1989-08-17 |
| JPH0744698B2 JPH0744698B2 (ja) | 1995-05-15 |
Family
ID=12269975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63029215A Expired - Fee Related JPH0744698B2 (ja) | 1988-02-10 | 1988-02-10 | ビデオカメラのデジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744698B2 (ja) |
-
1988
- 1988-02-10 JP JP63029215A patent/JPH0744698B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744698B2 (ja) | 1995-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5550586A (en) | Video camera and image input device connected through signal line for transferring multiplex data, and image input system using them | |
| KR20000011791A (ko) | 신호처리장치,신호처리장치제어방법,영상화장치,및기록/재생장치 | |
| KR960033042A (ko) | 신호 처리 장치 및 이 장치를 내장한 비디오 카메라 | |
| JPH075733Y2 (ja) | カラ−テレビジヨンカメラの白バランス回路 | |
| JPS60144092A (ja) | ビデオカメラの色合せ装置 | |
| US5552836A (en) | Image signal processing apparatus in which the ADC and/or the 1DHL have low power consumption during vertical blanking | |
| JPH0744698B2 (ja) | ビデオカメラのデジタル信号処理回路 | |
| US5557325A (en) | Video camera and its control method | |
| JP3519434B2 (ja) | スチルビデオカメラ | |
| US5041905A (en) | Digital teleconverter | |
| JP3059920B2 (ja) | 撮像装置 | |
| JP3059921B2 (ja) | 撮像装置 | |
| JPH0636605B2 (ja) | ビデオプリンタの信号処理装置 | |
| JPH08191453A (ja) | 画像入力インターフェース装置 | |
| JPH05122711A (ja) | 高速度テレビジヨンカメラシステム | |
| JP3276820B2 (ja) | 撮像装置 | |
| JPH01241275A (ja) | ディジタルビデオカメラ | |
| KR970078456A (ko) | 색신호 처리회로 | |
| JPH0583620A (ja) | ホワイトバランス回路 | |
| JPS63177807U (ja) | ||
| JPS6356886U (ja) | ||
| JPH06125488A (ja) | 画像信号処理装置 | |
| JPH0630419A (ja) | ビデオカメラの映像信号処理システム | |
| JPH0457976U (ja) | ||
| JPS61242484A (ja) | カラ−固体撮像装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |