JPH01205678A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、カメラ自動焦点検出装置などに用いられる
固体撮像装置に関する。

〈従来の技術〉 固体撮像装置においては、光電変換部に発生した電荷は
蓄積部に蓄積されて積分を行なうが、光電変換部に入射
する光量が少ない場合は積分時間か長くなり、不都合を
生じる場合が多い。そのため、光電変換部に照射される
光量をモニタする輝度モニタ用のフォトダイオードを設
けて、輝度が低い場合には蓄積部からの出力にその輝度
に応じた倍率をかける手法が一般に行なわれている。

そして、従来、このような固体撮像装置として、複数の
コンパレータに輝度モニタ用のフォトダイオードからの
輝度を表わす信号を人力して、輝度が複数段のいずれに
属するかを判別ずろようにしたものがある。（特開昭６
０−１２５８１７号公報）〈発明が解決しようとする課
題〉 しかしながら、上記従来の固体撮像装置のように複数の
コンパレータによって輝度を判別するようにした構造で
は、チップにおけるコンパレータの占める面積が極めて
大きくなり、他の回路構成部をそのチップに十分搭載す
ることができないという問題がある。

そこで、この発明の目的は、一つのコンパレータによっ
て、輝度が複数段のいずれに属するかを判別できるよう
にして、チップにおけるコンパレータの占める面積を小
さくすることにある。

〈課題を解決するための手段〉 上記目的を達成するため、この発明の固体撮像装置は、
第１．８図に例示するように、各画素に入射する光に対
応した電荷を発生ずる光電変換部（ＦＤ）と、上記光電
変換部（ＰＤ）において発生した電荷を蓄積する蓄積部
（ＳＴ）と、入射する光量に応じて電荷を発生して、上
記光電変換部（ＰＤ）に照射される光ｍをモニタする輝
度モニタ手段（９）と、上記輝度モニタ手段（９）に発
生した電荷を蓄積する蓄積手段（１０−１）と、上記蓄
積手段（１０−１）に蓄積された電荷の量に応じた信号
を出力する出力手段（１０−２）と、複数段階の基準電
圧を発生ずる基準電圧発生回路（ＲＶＣ）と、１−記基
２Ａ電圧発生回路（ＲＶＣ）からの複数の基部出力と、
上記出力手段（１０−２）からの出力とを比較して、輝
度を複数段階に判定する一つのコンパレータ（４５）と
を同一チップ上に作成してなることを特徴としている。

〈作用〉 光電変換部（ＰＤ）に光が照射されると電荷が発生し、
この電荷は蓄積部（ＳＴ）に蓄積される。−方、光電変
換部（ＰＤ）に照射される光量は輝度モニタ手段（９）
によってモニタされる。輝度モニタ手段（９）に発生し
た電荷は蓄積手段（１０−１）に蓄積され、この蓄積さ
れた電荷の９に応じた信号は出力手段（１０−２）から
出力され、一つのコンパレータ（４５）の−万人力に人
力される。一方、基Ｑ７！圧発生回路（ＲＶＣ）におい
ては複数段階の基Ｑ電圧が発生させられ、これらがコン
パレータ（４５）の他方入力に入力される。したがって
、一つのコンパレータ（４５）によって上記複数の基準
電圧と上記出力手段（１０−２）からの出力とが比較さ
れて、輝度が複数段階のいずれであるか判定される。こ
のように同一チップ上に作成された光電変換部（ＰＤ）
と、輝度モニタ手段（９）と、基準電圧発生回路（ＲＶ
Ｃ）と、一つのコンパレータ（４５）とによって輝度が
複数段階に判別される。

〈実施例〉 以下、この発明を図示の実施例により詳細に説明する。

まず、第１実施例について説明する。第１図にＣＯＤと
して作製されたイメージセンサ（１３）の構成を示す。

（１）は入射する光量に応じた電荷を発生する複数の光
電変換手段としてのフォトダイオード（ＰＤ）からなる
フォトダイオードアレイ、（ＳＴ）はフォトダイオード
（ＰＤ）により発生する電荷を蓄積する蓄積部、（ＢＧ
）はフォトダイオード（ＰＤ）と蓄積部（ＳＴ）の間に
設けられたゲートである電界効果トランジスタ（以下、
ＦＥＴという。）からなるバリアゲートであり、このバ
リアゲート（ＢＧ）は電圧印加時にはフォトダイオード
（ＰＤ）と蓄積部（ＳＴ）を接続して、フォトダイオー
ド（ＰＤ）で発生した電荷を蓄積部（ＳＴ）へ流入させ
る一方、電圧を印加しない時にはフォトダイオード（Ｐ
Ｄ）と蓄積部（ＳＴ）を分断し、フォトダイオード（Ｐ
Ｄ）で発生した電荷の蓄積部（ＳＴ）への流入を中止す
る。また、（ＲＧ）は二相駆動により図面左から右へ電
荷の転送を行う転送レジスタ、（ＳＨ）は蓄積部（ＳＴ
）と転送レジスタ（ＲＧ）との間に設けられたゲートで
あるＦ　Ｅ　Ｔからなる移送ゲートである。この移送ゲ
ート（ＳＨ）は電圧印加時には蓄積部（Ｓ　Ｔ）と転送
レジスタ（ＲＧ）とを接続して、蓄積部（ＳＴ）に蓄積
された電荷を転送レジスタ（ＲＧ）へ移送する一方、電
圧を印加しない時には蓄積部（Ｓ　Ｔ）と転送レジスタ
（ＲＧ）を分断し、蓄積部（Ｓ　Ｔ）に蓄積された電荷
が転送レジスタ（ＲＧ）へ流入しないようにする。また
、（ＲＧｔＣＣ）はケートであるＦＥＴからなる積分ク
リアゲートである。この積分クリアゲート（ＲＧＩＣＧ
）は、電圧印加時には転送レジスタ（ＲＧ）とオーバー
フロードレイン（ＯＤＩ）を接続して、積分に先立ち、
各画素のフォトダイオード（ＰＤ）および蓄積部（ＳＴ
）の不要電荷を転送レジスタ（ＲＧ）からオーバーフロ
ートレイン（ＯＤＩ）へ排出する。上記オーバーフロー
ドレイン（ＯＤＩ）は電源電圧ＶＤＤに接続され、最も
低いポテンシャルになっている。

一方、上記フォトダイオード（ＰＤ）とオーバーフロー
ドレイン（ＯＤ２）との間には、オーバーフローゲート
（ＯＧ）を設けており、このオーバーフローゲート（Ｏ
Ｇ）には電圧を印加せず、常に電圧無印加時のバリアゲ
ート（ｒ３Ｇ）のポテンシャルよりも低いポテンシャル
に固定している。上記転送レジスタ（ＲＧ）へ移送され
た各画素の電荷は転送りロックφ、φ、により図面上右
側からコンデンサ（８−１）に順次転送される。コンデ
ンサ（８−１）は、電荷が転送されるのに先立ち、ＦＥ
Ｔ（８−３）のゲートに与えられる０ＳＲ８信号により
＋π源、Ｕ圧に充電リセツトされる。その後、コンデン
サ（，８−１）は転送された電荷性だけ、充電電圧から
電位か下がる。このコンデンサ（８−１）の端子間電圧
はバッファ（８−２）によりＯＳ信号として取り出され
る。なお、ここで（８−１）を説明の便宜上コンデンサ
であると説明したが、ダイオードのＩ）Ｎ接合に置換で
きるらのであり、回路を集積化する場合は、このコンデ
ンサはダイオードとして作製する。以下、コンデンサと
いう場合は同様である。　　　− 上記フォトダイオードアレイ（１）の端の複数のフォト
ダイオード（ｒ’Ｄ）上には、遮光用ＡＱ膜（１−りを
、後述の黒基酵画累出力を取り出すために設けている。

上記フォトダイオードアレイ（１）は、自動焦点検出シ
ステム上必要な画素を中央付近を除く両側のブロックに
よって検出するので、上記フォトダイオードアレイ（１
）の中央付近は自動焦点検出システム上不要な不使用画
素に対応する。このため、」ユ記不使用画素に対応する
フォトダイオードアレイ（１）の中央のフォトダイオー
ド（ＦＤ）を除去して、この除去した部分に後述する輝
度モニタ用フォトダイオード（９）の出力処理のための
回路の一部を挿入している（第２１図参照）。

また、Ｌ記イメージセンサ（１３）の積分時間を制御す
るために、」−記フオドダイオード（ＰＤ）へ入射する
光量をモニタする輝度モニタ手段である輝度モニタ用フ
ォトダイオード（９）を設けている。

この輝度モニタ用フォトダイオード（９）は、自動焦点
検出システム」二必要な画素を検知するフォトダイオー
ドアレイ（＋）の両側の２つのブロックにまたがって形
成しているので、細長い形状をしている８、また、この
輝度モニタ用フー４−トダイオード（９）は、上記不使
用画素に対応する領域に照射される光量をモニタしない
ように、上記不使用画素に対応する部分にはＡ（膜（９
−１）で遮光がなされている。この輝度モニタ用フォト
ダイオード（９）の出力処理のための回路の一部は第２
１図に示すように、フォトダイオードアレイ（＋）のフ
ォトダイオード（ＰＤ）を除去した中央に挿入している
。

上記輝度モニタ用フォトダイオード（９）は前述の如く
、細長い形状をしているが、その長さをρとし、その一
端から出力を取り出す場合、一般に長さＱと応答時間τ
との間にはτ■Ｑ２という関係が成り立ち、長さＱが長
くなる程、応答性が急速に悪化する。したがって、応答
性悪化を防ぐために、輝度モニタ用フォトダイオード（
９）の中央付近から出力を取り出している。このため、
応答時間はフォトダイオード（９）の端にコンタクトを
設けた場合に比べて、下記の式のように、！／４となっ
ている。

」−記輝度モニタ用フォトダイオード（９）には蓄積手
段であるコンデンサ（１０−１）が接続されており、イ
メージセンサ（Ｉ３）の積分に先立ち、ＦＦ：Ｔ（ＩＱ
−３）のゲートにＡＧＣＲ８信号が印加されると、上記
コンデンサ（ｔｏ−１）は電源電圧ＶＤＤに充電される
。Ａ　Ｇ　ＣＲＳ信号の除去後は、光照射に応じて発生
する電荷により、コンデンサ（ｔｏ−Ｈにおける電位が
降下する。この電位は出力手段であるバッファ（１０−
２）を介しテＡＧＣＯ８信号として出力される。

補償用ダイオード（１１）は輝度モニタ用フォトダイオ
ード（９）の暗時出力を除去するために設けられたもの
であり、この上には遮光用ＡＱ膜（１１−１）が設けら
れている。この補償用ダイオード（１１）は輝度モニタ
用フォトダイオード（９）の暗時出力と同量の出力が得
られるように設計されているが、輝度モニタ用フォトダ
イオード（９）と同構造とした場合には、輝度モニタ用
フォトダイオード（９）と同じ面積を必要とし、デツプ
サイズの増大を沼いてしまう。このため、この補償用ダ
イオード（１１）は、第７図（ａ）に示すように、Ｎ型
部を互いに分離され一定間隔をおいて整列された多数の
部分からなるようにしミこれらをＰ型部に埋め込むこと
によって、暗時出力の発生源である表面におけるＰＮ接
合部の長さ（周辺長）Ｌａを増大させて、輝度モニタ用
フォトダイオード（９）より小さなサイズで同量の暗時
出力が得られるように設計している。

上記補償用ダイオード（１１）はコンデンサ（１２−■
）に接続している。このコンデンサ（１２−■）はイメ
ージセンサ（１３）の積分に先立ち、ＦＥＴ（１２−３
）のゲートに印加されるＡＧＣＲ９信号によって、電源
電圧ＶＤＤに充電される。しかし、ＡＧＣＲＳ信号の除
去後は、補償用ダイオード（１１）の暗時出力電荷によ
り、コンデンサ（Ｉ２−１）の電位は徐々に下がる。こ
の電位はバッファ（１２−３）を介してＤＯ３信号とし
て出力される。以上でイメージセンサ（１３）の構成の
説明を終了する。

次に、第２図のブロック図に沿って全体のハードウェア
構成を説明する。第２図中布の（１４）は上記イメージ
センサ（Ｉ３）の駆動制御を行う制御手段であるマイク
ロコンピュータ（μＣｏｍ）である。

このマイクロコンピュータ（Ｉ４）のイメージセンザ制
御部（１６）は、イメージセンサ（Ｉ３）の後述する４
つのモードを切り換えるための２つの信号ＭＤ、、ＭＤ
２の出力および動作タイミングを与えるための２つの信
号ＮＢ、、ＮＢ、の出力を行うと共に、ｌ１０）＜ッフ
ァ（２２）より、積分完了か否かを示すＴＩＮＴ信号と
イメージセンサ出力のＡ／Ｄ変換開始を示すＡＤＳ信号
との論理和であるＡＤＴ信号が入力され、またゲイン情
報Ｇｌ、０３信号が、ＮＢ、、ＮＢ、信号の信号ライン
を用いて入力される。

上記マイクロコンピュータ（Ｉ４）より左側の回路は、
ｌチップのＩＣ上に構成されている。この内で上記Ｉ１
０バッファ（２２）は次の機能を有する。すなわち、上
記ＴＩＮＴ信号とＡＤＳ信号のオアを取り、マイクロコ
ンピュータ（Ｉ４）にＡＤＴ信号として出力する機能、
ＮＢ、、ＮＢ、信号の信号ラインの人出力を切り換えて
入力時にはＮ　Ｂ　＋　。

Ｎ　Ｂ　を信号をマイクロコンピュータ（１４）から人
力し、出力時にはＧ１．Ｇ３信号をマイクロコンピュー
タ（Ｉ４）へ出力する機能、さらに、マイクロコンピュ
ータ（Ｉ４）の信号レベルと、分周回路（＋９）、積分
時間制御部（２０）、信号処理タイミング発生部（２Ｉ
）および転送りロック発生部（３０）等の回路内の信号
レベルとのインターフェース機能を有している。

一方、モード選択回路（２３）は、ＭＤ、、ＭＤ２信号
をデコードし、下記の４つのモードのうち１つのモード
を選択する回路である。ＭＤ、−“Ｌ”。

ＭＤ、−“Ｌ”の場合、モード選択回路（２３）は■Ｎ
ｌ信号のみを“■］”とし、ＩＮＮモードを選択する。

ＩＮＩモードはイメージセンサ（１３）のイニシャライ
ズ動作を行うモードである。ＭＤ、＝“Ｌ”。

Ｍ　Ｄ　ｔ　＝“Ｈ”の場合、モード選択回路（２３）
は■ＮＴ信号のみを“ｉ−１“とじ、ＩＮＴモードを選
択する。ＩＮＴモードはイメージセンサ（１３）の積分
を行うモードである。ＭＤ、−“トＩ”、ＭＤ、−“Ｉ
１”の場合、モード選択回路（２３）はＤＤＩ信号のみ
を“トＩ”とし、ＤＤＩモードを選択する。ＤＤＩモー
ドはイメージセンサ（１３）の読み出しを開始するモー
ドであり、また、Ｎ　Ｂ　１．　Ｎ　Ｂ　を信号により
、後述の黒基早画素のサンプルボールドを行うモードで
もある。ＭＤ、−“■］”、ＭＤ、−“Ｌ”の場合、モ
ード選択回路（２３）はＤＤ２信号のみを“Ｉ１”とし
、ＤＤ２モードを選択する。ＤＤ２モードはイメージセ
ンサ（＋３）の読み出しを行い、読み出され、処理を加
えられたイメージセンサ（１３）の出力をマイクロコン
ピュータ（１４）のＡ／Ｄ変換部（１５）へ送信するモ
ードである。各モードの動作および機能に関しては後述
する。

上記分周回路（１９）はマイクロコンピュータ（１４）
のクロック発生部（１８）で発生した基争クロックＣＰ
の分周を行い、イメージセンサ（１３）の転送りロック
φ１．φ、の元となるクロックφ。を発生すると共に、
積分時間制御部（２０）と信号処理タイミング発生部（
２１）にてクロックφ０と同期を取るためのタイミング
クロックφを発生している。

上記クロックφ。は転送りロック発生部（３０）へ送ら
れ、ここで、積分時間制御部（２０）から送信されるＳ
Ｈ倍信号ＲＧ　Ｉ　ＣＧ倍信号クロックφ。

により、クロックφ８．φ、を作り出し、イメージセン
サ（１３）の転送りロックとしている。積分時間制御部
（２０）はＩＮＩ−Ｅ−−ド、ＩＮＴモードの時、マイ
クロコンピュータ（１４）から送信されるタイミング信
号ＮＢ、、ＮＢ、に基づき、分周回路（１９）から送ら
れるクロックφと同期を取ってＡＧＣＲ５信号、ＢＧ倍
信号ＳＨ倍信号ＲＧＩＣＧ信号を発生し、積分の開始動
作を行う。上記各信号は第１図に示したイメージセンサ
（Ｉ３）の各部に与えられる。また、積分時間制御部（
２０）は、イメージセンサ（１３）の積分が適正となっ
た時“Ｌ”−“Ｈ”となる減算手段である輝度判定回路
（２４）からの積分完了信号ＶＦＬＧ、またはモード選
択回路（２３）からのＤＤＩ信号が“Ｈ”となっている
時に送信されるタイミング信号Ｎ　Ｂ　１．　Ｎ　Ｂ　
ｔによって、ＢＧ倍信号発生し、積分の終了動作を行う
。

さらに、この積分時間制御部（２０）はＤＤＩ信号が“
Ｈ”となっている時、タイミング信号ＮＢ、。

ＮＢ、によってＳＨ倍信号発生し、蓄積部（ＳＴ）から
出力の読み出し開始動作を行う。このとき、輝度判定回
路（２４）に対して、後述の輝度情報を得るための信号
、ＳＨ倍信号よびφａ、φｂ、φＣ１φｄ信号を送信し
ている。上記輝度判定回路（２４）はイメージセンサ（
１３）より送られるＡＧＣＯ９信号とＤＯＳ信号により
イメージセンサ（１３）に照射される光量をモニタし、
積分が適正なレベルに達したと判断された場合に、ＶＦ
ＬＧ信号を反転する機能と、低輝度時に積分をＶＦＬＧ
信号反信号反転子した場合、積分のレベルを判定し、そ
のレベルに応じてイメージセンサ（１３）のゲインを切
り換えるためのＧ］、、Ｇ３信号を出力する機能を有し
ている。

ＡＧＣ差動増幅回路（２５）はイメージセンサ（１３）
から送られてきた出力信号Ｏ８を増幅する回路である。

このＡＧＣ差動増幅回路（２５）では０９ＲＳ信号によ
ってオンとなったイメージセンサ（１３）のＦＥＴ（８
−３）によりコンデンサ（８−１）が充電された直後の
電位Ｏ８を、信号処理タイミング発生部（２１）より送
られるＲ９Ｓ／Ｈ信号によってサンプルホールドした後
、この電位Ｏ８を転送りロックに従ってコンデンサ（８
−１）に転送される各画素の発生電荷により降下したコ
ンデンサ（８−１）の電位Ｏ８との差動を取り、これを
増幅して、信号Ｖｏｓ’としてＯＢ減算ＡＧＣ差動増幅
回路（２６）へ出力している。ＯＢ減算ＡＧＣ差動増幅
回路（２６）の増幅時のゲインは輝度判定回路（２４）
より出力されるＧ３信号により切り換えられる。上記Ｏ
Ｂ減算ＡＧＣ増幅回路（２６）では、黒基鵡画素の出力
と、Ａρ遮光のない通常画素つまり有効画素の出力との
差動増幅と、出力Ｖ　ｏｓ’のサンプルホールドを行っ
ている。フォトダイオード（ＰＤ）は、常に暗時出力を
伴うため、Ａｆ２遮光を施したフォトダイオード（ＰＤ
）によって検出される画素を黒基準画素として、暗時出
力の基孕画素とし、通常画素の出力からその黒基準画素
成分を減算して得られた値をイメージセンサ（Ｉ３）の
出力としている。上記ＯＢ減算ＡＧＣ増幅回路（２６）
は、ＡＧＣ差動増幅回路（２５）からの出力Ｖｏｓ’が
転送りロックに同期しながら繰り返し入力されるため、
信号処理タイミング発生部（２１）より送られるＯＳＳ
／ＨＳＳ／上り、有効画素の信号出力Ｖ　ｏｓ’のレベ
ルをサンプルホールドし、また信号処理タイミング発生
部（２１）より送られるＯＢＳ　／　Ｈ信号により、黒
基準画素出力中に、その出力Ｖｏｓ’をサンプルホール
ドする。上記ＯＢ減算ＡＧＣ増幅回路（２６）はサンプ
ルホールドした有効画素の信号出力レベルＶｏｓ”から
サンプルホールドした黒基準画素出力レベルＶ　ｏｓ’
を減算し、また、輝度判定回路（２４）より出力される
Ｇ３信号によって切り換えられるゲインをかけて、信号
Ｖｏｓとしてアナログ参照電圧Ｖ　ｒｅｆより下側に出
力する。

温度検出部（２７）は、第１３図に示される抵抗分割回
路で温度の検出を行っている。この抵抗分割回路（２７
）は、拡散により形成された拡散抵抗（３２）とポリソ
リコン（Ｐｏｌｙ−３ｉ）で形成された抵抗（３３）を
備え、これらは常温で等しい抵抗値となるよう設計され
ている。各抵抗（３２）、（３３）は温度係数が異なる
ため、それらの接続点からバッファ（３４）を介して出
力される出力Ｖ　ＴＭＰは、Ｖ　ｒｅｆ／２を中心とし
て温度に応じたものとなる。なお、アナログスイッチ（
３１）は、ＤＤ２モードではＴ５Ｔｎ＝　”　ｔ、　”
となり、アナログスイッチ（３１）をオフにすることで
消費電流の低減を図っている。

一方、第２図に示すアナログスイッチ（２８）はＤＤ２
モード、すなわちＤＤ２−“Ｉ−１“の場合、オンとな
り、逆にアナログスイッチ（２９）はＤＤ２＝“し”の
場合にオンとなる。これによってＤＤ２モートの時は、
出力Ｖｏｕｔとして信号Ｖｏｓを出力し、ＤＤ２モード
以外ては出力Ｖｏｕｔとして信号ＶＴＭＰを出力する。

上記信号Ｖｏｕｔはマイクロコンピュータ（１４）中の
Ａ／Ｄ変換部（１５）へ入力され、ここでアナログ参照
層圧Ｖｒｅｆより低電圧側のアナログ出力のＡ／Ｄ変換
をＡＤＴ信号で開始し、ゲインタルデータに変換してい
る。以」−でハードウェア構成の説明を終了する。

次に、前述したイメージセンサ（１３）の各モートにお
ける動作を詳細に説明４″る。

まず、イニシャライズモードについて説明する。

マイクロコンピュータ（１４）がＭＤＩ−”Ｉ７”。

ＭＩ）２−“■７”を出力すると、モート選択回路（２
３）はＩＮＩ信号のみを“Ｉ−１”とし、積分時間制御
部（２０）にイニシャライズモード（ＩＮＩモート）で
あることを告知する。ＩＮＩモートはイメージセン−’
Ｊ−（１３）の電源投入後、直しにイメージセンサ（１
３）の不要電荷を排出４−るためのモードである。イメ
ージセンサ（１３）は′１１１源投入後はポテンシャル
井戸であるフ十Ｉ・ダイオード（ＰＩ））、蓄積部（Ｓ
Ｔ）、転送レジスタ（ＲＧ）の各々に不要電荷が溜まっ
ており、これを素早く排出して、イメージセンサ（Ｉ３
）が使用可能な状態になるよう立ち上げる必要がある。

そこで、不要電荷の排出を迅速に行うためにＩＮＩモー
ドを設定すると共に、イメージセンサ（Ｉ３）のポテン
シャル構造を第３図の構造とした。

以下、第３図のポテンシャル図と第４図のタイムチャー
トに〆０って説明する。第３図（ａ）にて左側からオー
バーフロードレイン（ＯＤ２）、オーバーフローゲート
（ＯＧ）、フォトダイオード（ＰＤ）。

バリアゲート（ＢＧ）、蓄積部（Ｓ　Ｔ）、移送ゲー）
　（Ｓ　Ｈ）、転送レジスタ（ＩＩＧ）、積分クリアゲ
ート（ＲＧ　Ｉ　ＣＧ）、オーバーフロードレイン（Ｏ
Ｄｌ）となっている。バリアゲート（ＢＧ）、ｆ３送ゲ
ート（ＳＨ）、積分クリアゲート（ＲＧＩＣＧ）の各ゲ
ートおよび転送レジスタ（ＲＧ）に電圧を印加した場合
（転送レジスタ（ＲＧ）にはφ１が印加される）、第３
図（ｂ）に示すように、ＰＤ＞ＢＧ＞ＳＴ＞ＳＨ＞ＲＧ
＞ＲＧ　Ｉ　ＣＧ＞ＯＤｌとなるようにそのポテンシャ
ルが設計され、フォトダイオード０’ｒ））、蓄積部（
ＳＴ）、転送レジスタ（ｒ？Ｇ）の不要電荷はこのとき
にオーバーフ［フードレイン（ＯＤｌ）へ排出されろよ
うになっている。タイムチャー１・に沿ってこの動作を
説明する。

第４図（ａ）の状態が第３図（ａ）に対応している。

このとき、ＮＦ２．−Ｉ、”、ＮＨ４−−“Ｌ”の状態
でバリアゲート（ＢＧ）、移送ゲート（Ｓｌｌ）、積分
クリアゲート（ｒｔｃｔｃｃ）の各ゲートには電圧は印
Ｊ用されておらず、またフォトダイオード（１）Ｄ）。

蓄積部（Ｓ　Ｔ）、転送レジスタ（ＲＧ）各部には不要
電荷か蓄積されている。Ｎ　１３１　、　Ｎ　Ｂｘが共
に“Ｌ′の場合には、イメージセンサ（１３）を制御す
る積分時間制御部（２０）はイメージセンサ（１３）に
対して何も動作はしない。

マイクロコンピュータ（１４）がＮＦ２．−“■１”。

Ｎ　Ｔ３　を−“Ｉ７”を出力すると、積分時間制御部
（２ｏ）は分周回路（１９）から送られるクロックφ。

と同期を取って、第４図（ｂ）に示すように、５ＩＩ＝
“Ｉ−Ｔ”。

ｒ３Ｇ−“Ｈ“、ＩＩＧＩＣＧ−“■］”をイメージセ
ンサ（Ｉ３）に出力する。さらに、Ｓ　Ｈ信号、ＲＧ　
Ｉ　ＣＧ倍信号転送りロック発生部（３０）にも送信さ
れ、転送りロック発生１１（３０）ではＳＨ倍信号クロ
ックφ。のオア出力を転送りロックφ１とし、またＲＧ
ＩＣＧ信号とφ。のノア出力を転送りロックφ２として
、Ｓ　Ｔ−１−“Ｉ］”、ＲＧＩＣＧ−“Ｉ］”の場合
には、φ１−“Ｉ（”、φ２＝“Ｌ”の状態でイメージ
センサ（１３）への転送りロックを停止させている。そ
して、イメージセンサ（１３）はＳＨ，ＢＧ、ＦｔＧＩ
　ＣＧ、φ１．φ、の各信号により、第３図（ｂ）に示
されるように、フォトダイオード（ＦＤ）、蓄積部（Ｓ
　Ｔ）、転送レジスタ（ＲＧ）の不要電荷を排出する。

マイクロコンピュータ（１４）は続いてＮ　Ｂ　ｒ　＝
“Ｉ」”、ＮＢ、＝”ｌ（”を出力した後、ＮＢ、−Ｌ
”。

Ｎ　１３２−“ＩＩ”を出力する。これを受けて積分時
間制御部（２０）はクロックφ。と同期を取り、５Ｉ−
１信号およびＢＧ倍信号“Ｌ”に戻す（第３図（Ｃ）、
第４図（Ｃ））。一方、転送りロック発生部（３０）で
はＳ　Ｉ−１信号が“Ｌ”に戻ったことにより転送りロ
ックφ１が動き始め、転送りロックφ、は“Ｌ”である
。

このとき転送レジスタ（ｒｔＧ）とオーバーフロードレ
イン（ＯＤＩ）のボテンンヤル段差が大きくなり、転送
レジスタ（ＲＧ）の不要電荷の排出が促進され、完全に
オーバーフロードレイン（ＯＤＩ）へ排出される（第３
図（ｄ）、第４図（ｄ））。また、このとき、転送りロ
ックφ、は“Ｌ”で停止したままなので、上記転送レジ
スタ（ＲＧ　）ｌこ隣接し、転送りロックφ、が印加さ
れている別の転送レジスタ（ＲＧ）に」−記レジスタ（
ＲＧ）の不要電荷が流れ込むことはない。

タイマーが所定時間経過したことを計時した後、マイク
ロコンピュータ（１４）は、ＮＢ、、ＮＦ２．を共に“
■７”に戻す。積分時間制御部（２０）は、これにより
φ。と同期してＲＧ　Ｉ　ＣＧ倍信号“Ｌ”とする。そ
うすると、イメージセンサ（１３）のＲＧＩＣＧ端子に
印加された電圧が零になり、この積分クリアゲート（Ｒ
ＧＩＣＧ）は閉じる。それと同時に、転送りロック発生
部（３０）ではＲＧ　Ｉ　ＣＧ倍信号“１７“になった
ことで、転送りロックφ２も動き始める（第３図（ｅ）
、第４図（ｅ））。以上で不要電荷排出動作の１ザイク
ルが終了する。

通常、イメージセンサ（１３）のイニシャライズを行う
際は、上記不要電荷排出動作を数サイクル繰り返した後
、イニシャライズモードを終了する。

本発明においては、各レジスタ（Ｉ（Ｇ）に積分クリア
ゲート（ＲＧＩＣＧ）を接続した構造により、各レジス
タ（ＲＧ）の不要電荷の排出をレジスタ（ＲＧ）からの
転送により行う必要がなくなるので、１回の不要電荷排
出動作の１サイクルの時間を短縮し、イニシャライズモ
ードに割り当てる時間を短縮することができろ。

次に、第２のモード、積分モードについて説明する。

マイクロコンピュータ（１４）がＭＤ、−“し“。

ＭＤ２−“Ｔ−１”を出力すると、モード選択回路（２
３）はＩＮＴ信号のみを“Ｈ“とし、積分時間制御部（
２０）へ積分モード（Ｉ　ＮＴモード）であることを告
知する。ＩＮＴモードはイメージセンサ（１３）の積分
開始および高輝度時の積分の終了動作を行う。

第５図、第６図にｌ（）って動作説明を行う。積分の開
始動作はイニシャライズ時の不要電荷の排出動作と、１
００信号を除いて全く同じである。ＢＧ倍信号ＮＢ、＝
“Ｈ”、ＮＢｔ−“Ｌ”をマイクロコンピュータ（１４
）が出力した後、積分時間制御部（２０）によりφ。（
図ではφ１の立」ニリの時期である）と同期を取って“
１１”に立ち上げられる。これはＩＮｌモードの場合と
同一である。ただし、マイクロコンピュータ（１４）が
ＮＢ、−“Ｌ”、ＮＢ２−“Ｉ（”を出力した場合、Ｉ
ＮＩモードではφ。と同期を取って再びＢＧ倍信号“Ｌ
”に戻しているが、ＩＮＴモードではＢＧ倍信号“［■
”のままである。ＢＧ倍信号後述する積分終了時に“Ｌ
”となる。

第５図（Ｃ）、第６図（ｃ）の時点で移送ゲート（ＳＨ
）のゲート電圧が零になると、移送ゲート（Ｓｒ（）は
フォトダイオード（ｒ’Ｄ）、蓄積部（ＳＴ）、オーバ
ーフローゲート（ＯＧ）より高いボテンシャルに組部し
、この時点から、フォトダイオード（ＰＤ）で発生した
電荷は蓄積部（ＳＴ）へ流入し、蓄積部（ＳＴ）で蓄積
され始め、イメージセンサ（１３）において積分が開始
される。

一方、積分終了の時点は輝度モニタ用フォトダイオード
（９）の出力によりモニタしている。以下、輝度’Ｉ’
ｌ＋定回路（２４）の動作を説明し、積分終了動作の説
明を行う。

積分時間制御部（２０）は積分開始時のＳ　Ｉ−１信号
と同一のタイミングでＡＧＣＩＳ信号をイメージセンサ
（１３）に出力する。第１図に示されるように、ＡＧＣ
Ｒｓ信号は、輝度モニタ用フォトダイオード（９）に接
続されたコンデンサ（１０−１）に接続されたＦＥＴ（
１０−３）のゲートと、補償用ダイオード（１１）に接
続されたコンデンサ（１２−１）に接続されたＦＥＴ（
＋　２−３）のゲートに印加される。上記ＡＧＣＲＳ信
号が印加されることにより、上記コンデンサ（Ｉ　ｔ）
−１）、（１１−１）は略電源電圧ＶＤＤに充電される
。ＳＨ倍信号同一タイミングでＡＧＣＲ９信号が“Ｌ”
になると、電源の供給は断たれ、これ以降は輝度モニタ
用フォトダイオード（９）は照射される光１に応じた電
荷を発生し、これに接続されたコンデンサ（１０−■）
は発生した電荷に応じてその電位が降下し始める。一方
、補償用ダイオード（ＩＩ）は、その暗時出力による電
荷を発生し、これに接続されたコンデンサ（１２−１）
も発生した電荷に応じてその電位が降下し始める。各々
の電位は各バッファ（１ｏ−２）、（Ｉ２−２）を介し
て、第２図の輝度判定回路（２４）の第８図に示したア
ナログ回路へ出力される。第８図において、ＡＧＣＯ９
信号はオペレーンヨナルアンプリファイア（以下、オペ
アンプという、）（４３）のプラス入力へ人力され、Ｄ
Ｏ８信号はオペアンプ（４３）のマイナス人力へ入力さ
れ、その差動を取った出力がオペアンプ（４３）から出
力される。オペアンプ（４３）の出力Ｖ　４３は下式で
表わされる。

Ｖ４３−Ｖｒｅｆ　（ＤＯＳ　　ＡＧＣＯＳ）この出力
ｖ４３は輝度判定手段であるーっのコンパレータ（４５
）のマイナス入力に入力されている。

一方、上記コンパレータ（４５）のプラス人力には基帛
電圧発生回路（ＲＶＣ）におけるＦＥＴ（４６゜４７．
４８．４９）による抵抗分割により発生した定電圧が供
給されている。積分中はφｄのみが“Ｈ”となっており
、ＦＥＴ（４９）がオンとなり、供給される定電圧はＶ
４ｅ−（Ｖｒｅｆ−ｖｔｈ）である。コンパレータ（４
５）の出力はＶ　４３　＜　Ｖ　４ｅノとき”Ｉ−１”
となる。すなわち、 Ｖｒｅｆ　−（ＤＯＳ−ＡＧＣＯＳ）＜Ｖｒｅｆ−Ｖｔ
ｈＤＯ８−ＡＧＣＯＳ＞Ｖｔｈ となったときに“Ｉ１”となる。

（ＤＯＳ−ＡＧＣＯＳ）は輝度モニタ用フォトダイオー
ド（９）の光照射により降下した電圧を示している（暗
時出力成分は補償用ダイオード（１１）の出力により補
償されている）。積分開始直後は輝度モニタ用フォトダ
イオード（９）への光照射量が不足しており、ＤＯＳ−
ＡＧＣＯ９＝Ｏであり、コンパレータ（４５）の出力（
ＶＦＬＧ）はＬ“になっている。積分中に（ＤＯＳ−Ａ
ＧＣＯＳ）がｖ　ｔｈノ電圧より大きくなる時点で、イ
メージセンサ（１３）に対する積分が適正となり、コン
パレータ（４５）の出力（ＶＦＬＧ）は“Ｌ”から“Ｉ
−１”へと反転する。第６図のタイムヂャートに示され
るように、積分時間制御部（２０）は、コンパレータ（
４５）の出力ＶＦＬＧが反転した時点で、ＢＧ倍信号“
■、”にする。ＢＧ倍信号“Ｌ”になると、第５図（ｃ
）に示されるように、バリアゲート（ＢＧ）のボテンシ
ャルがフォトダイオード（ＰＤ）のボテンシャルより人
さくなり、フォトダイオード（Ｉ’Ｄ）で発生した電荷
が蓄積部（ＳＴ）へ流入することを防ぎ、蓄積部（ＳＴ
）に蓄積された電荷は、ＶＦＬＧ信号が“ＩＩ”、即ち
Ｉ３Ｇ信号か“Ｌ”となった時点で保持され、積分が終
了する。積分終了後発生する電荷はフォトダイオード（
ＰＤ）に蓄積され、その蓄積が進んで乙、第５図（ｅ）
に示されるように、バリアゲート（ＢＧ）よりボテンシ
ャルの低いオーバーフローゲート（ＯＧ）を越え、オー
バーフロートレイン（ＯＤ２）へ排出されるため、蓄積
部（ＳＴ）へ流入することはない。

また、積分時間制御部（２０）はＢＧ倍信号“Ｌ”にす
ると同時に、ＴＩＮＴ信号を”Ｌ”にし、マイクロコン
ピュータ（１４）にＡＤＴ端子を介してＴＩＮＴ信号の
反転を告知する。以上で積分モードにおける積分開始動
作、および高輝度時の積分終了の動作の説明を終了する
。

次に、第３のモード、データ読み出しモード１（ＤＤＩ
モード）について説明する。

マイクロコンピュータ（Ｉ４）がＭ　Ｄ　＋−“Ｉ（”
。

ＭＤｔ＝“ＩＩ”を出力すると、モード選択回路（２３
）はＤＤＩ信号のみを“■！”とし、積分時間制御部（
２０）へＤＤＩモードであることを告知する。ＤＤｌモ
ードは低輝度時に積分終了動作を行い、また、イメージ
センサ（１３）の各画素データの読み出し開始動作を行
うモードである。

まず、低輝度時の積分終了動作について第２２図のタイ
ムヂャートに基づいて説明する。被写体輝度が低い場合
には、輝度判定回路（２４）により適正積分時間に達し
たと判定されるまで、長時間を要する場合がある。積分
を長時間行うと、暗時出力が増大し、Ｓ／Ｎ比の劣化を
招く。また、システム上、極端に長い積分時間は不都合
である。

例えば、カメラの焦点検出装置に用いるときには焦点検
出サイクルが長くなり、被写体の動きに焦点検出が追随
していけないといった不都合が起こる。このため、予め
マイクロコンピュータ（１４）内で許容し得る最長の積
分時間を設定し、この時間を超えてなおＡ　Ｄ　Ｔ端子
に出力される’ｒｌＮＴ信号が反転していない場合には
、ＭＤ、＝“Ｈ”１ＭＤ、−“Ｔ−１”を出力し、ＤＤ
Ｉモードへ移行し、ＤＤＩモードにて積分の終了動作を
行う。積分時間制御部（２０）はＤＤＩモードにて、Ｎ
ｌ’３．＝“ト■”。

Ｎ　［３２−“Ｌ”の信号をマイクロコンピュータ（１
４）から受けると、直ちにＢＧ倍信号“ｒブとする。こ
れにより先の場合と同様に、第１図に示すバリアゲート
（ＢＧ）のポテンシャルがフォトダイオ−１ζ（ＰＤ）
より高くなり、フォトダイオード（ＰＤ）で発生する電
荷の蓄積部（ＳＴ）への流入が停止し、積分が終了する
（第２２図）。

次に、イメージセンサ（１３）の各画素データ読み出し
開始動作について説明ずろ。低輝度時、高輝度時にかか
わらず、ＤＤ＋モードにてマイクロコンピュータ（１４
）がＮ　Ｂ　＋−“［−（”、　Ｎｉｐ、−“Ｌ”を出
力すると、積分時間制御部（２０）は転送りロックφ。

に同期し、転送りロックφ。が“ト■”のタイミングで
Ｓ　Ｈ信号パルスを発生する（第６図または第２２図）
。これにより、第５図（ｆ）　、　（ｇ）に示されるよ
うに、イメージセンサ（１３）のＳ　Ｉ−Ｉゲートにパ
ルス電圧が印加され、各蓄積部（ＳＴ）に蓄積された各
画素の信号電荷が転送レジスタ（ｒｔＧ）へ移送される
。その後は転送りロックφ１．φ、により、各画素の信
号電荷は転送され、読み出される。各蓄積部（ＳＴ）に
蓄積された信号電荷の転送レジスタ（ｒ（Ｇ）への移送
は、マイクロコンピュータ（１４）がＤＤ！モードにて
ＮＢ　、＝“■■”、ＮＢ、＝“Ｌ”を出力したときに
行なわれるが、このとき、転送レジスタ（ＲＧ）が積分
開始後の非定常状態から復帰し、定常状態となっている
ことが必要である。

定常状態では各転送レジスタ（ＲＧ）に暗電荷が第２３
図に示されるように蓄積されている。この暗電荷は、各
転送レジスタＣｎＧ）のポテンシャル井戸で発生する暗
電荷と順次転送される前段レジスタの暗電荷の和となっ
ている。積分の開始時に、積分クリアゲート（ＲＧ　Ｉ
　ＣＧ）のゲート端子に電圧を印加し、転送レジスタ（
ＲＧ）とオーバーフロードレイン（ＯＤＩ）間の積分ク
リアゲート（ＲＧＩＣＧ）がオンとなり、転送レジスタ
（ＲＧ）の暗電荷が全てクリアされている。積分クリア
ゲート（ＲＧＩＣＧ）がオフとなった後、転送りロック
φ１が１周期経過するたびに第２３図の左側から転送レ
ジスタＣＲＧ）の暗電荷か定常状態となっていく。全て
の転送レジスタ（ＲＧ）が定常状態に復帰する迄には画
素数（Ｎ）×転送りロック１周期（Ｔ）の時間かかかる
。

非定常状態でＳＨパルスを発生した場合、出力として取
り出される電荷中の転送レジスタ（ＲＧ）の暗電荷成分
は画素によって非定常状態のものもあるため、正しい信
号か取り出させない。このため、Ｓ　Ｉ（パルスを発生
するのは少なくとらＲＧＩＣＧ信号が“Ｈ″からＬ”に
なった後、さらに画素数×転送りロック１周期（ＮＸＴ
）経過してからでなければならない。

高輝度時には１周期（ＮｘＴ）以内に積分が完了するこ
とが少なくないが、パリアゲ−１−（１３Ｇ）を閉じる
ことで積分は終了されるため、１周期（ＮｘＴ）経過後
逸、Ｓ　Ｉ−１パルスの発生を待たせることが可能であ
る。

次に、読み出された画素出力の処理に関し、第１１図、
第１２図に沿って以下に説明する。

イメージセンサ（１３）の各画素の信号電荷は、φ１−
“Ｌ”、φ２−“Ｉ］”のタイミングで、第１図に示す
コンデンサ（８−１）に転送される。信号処理タイミン
グ発生部（２１）では、この信号電荷の転送に先立ち、
第１２図に示されるように、φ１−“Ｉ−（”、φ、−
“Ｌ”のタイミングでＯ３Ｉ’ｔＳ信号パルスを発し、
第１図に示すＰＥＴ（８−３）のゲートにこのパルスを
印加して、コンデンサ（８−１）を略電源電圧に充電し
てリセットする。φ、−“Ｌ”。

φ、−“Ｉ４”となった時点で信号電荷の転送が行われ
ると、このコンデンサ（８−１）の電圧は、信号電荷に
より低下し、イメージセンサ（１３）の出力Ｏ８は第１
２図に示されるように出力される。ＡＧＣ差動増幅回路
（２５）では、信号処理タイミング発生部（２１）より
送られるＲ９Ｓ／Ｈ信号により、リセット時の電圧レベ
ルを第１Ｉ図のＦＥＴ（５２）、コンデンサ（５３）、
バッファ（５１）からなるサンプルボールド回路により
、記憶し、オペアンプ（５４）のプラス入力へ入力する
。一方、Ｏ８信号はバッファ（５０）を介してオペアン
プ（５４）のマイナス入力に入力されており、ＦＥＴ（
５’５．５６，５７．５８）のゲートに入力されるＧｌ
。

Ｇ２信号により定められるゲイン（第１１図参照）で差
動増幅された出力がオペアンプ（５４）からＶｏｓ’と
して出力される（第１２図参照）。

次に、積分レベルの判定について説明する。

低輝度時に強制的に積分を終了させた場合、イメージセ
ンサ（１３）の画素出力のレベルは当然適正時に比へ低
下してしまう。そこで、この場合、重連の輝度判定回路
（２４）を用いて積分のレベルの検知を行って、その結
果に応じてイメージセンサ（１３）の出力にゲインをか
け、常に適正なレベルの出力が得られるようにしている
。

以下、第８図の輝度判定アナログ回路、第９図のパルス
タイミングヂャート、第１Ｏ図の輝度判定ロジック回路
および第２４図の真理表に沿って説明する。なお、この
輝度判定アナログ回路と輝度判定ロジック回路とで、上
記輝度判定回路（２３）が構成される。第８図に示すよ
うに、オペアンプ（４３）からは大胆する光量に応じた
出力Ｖ４３−Ｖｒｅｆ−（ＤＯＳ−ＡＧＣＯ３）が出力
され、輝度判定手段である一つのコンパレータ（４５）
のマイナス入力に入力されている。積分時間判定時には
第９図に示されるようにφｄが印加されており、基窄電
圧発生回路（ＲＶＣ）のＦＥＴ（４９）がオンとなり、
コンパレータ（４５）のプラス入力には（Ｖｒｅｆ−Ｖ
　ｔｈ）が入力されている。いま、ＳＨパルスが発生す
ると、第１Ｏ図のラッチ１（７３）、ラッチ２（７４）
、ラッチ３（７５）の全てがリセットされる。その後、
第９図に示すように、φＣパルスが発生すると、第８図
のＦＥＴ（４８）がオンとなり、コンパレータ（４５）
のプラス人力には（Ｖｒｅｆ−Ｖｔｈ／　２　）が人力
される。ここで、もしくＤＯＳ−ＡＧＣＯ８）＞Ｖｔｈ
／２ であれば、コンパレータ（４５）の出力ＶＦＬＧは“ｉ
−（”となり、第１Ｏ図に示すアンド（ＡＮＤ）ゲート
（７０）の出力が“Ｉ−１”となり、ラッチ１（７３）
がセットされる。その後、第９図で示されるように、φ
ｂパルスが発生すると第８図のＦＥＴ（４７）がオンと
なり、コンパレータ（４５）のプラス入力には（Ｖ　ｒ
ｅｒ−Ｖ　ｔｈ／　４　）が入力される。ここで、もし
くＤＯＳ−ＡＧＣＯ９）＞Ｖｔｈ／４ であれば、コンパレータ（４５）の出力ＶＦＬＧは“Ｌ
ｌ”となり、第１Ｏ図において、ＡＮＤゲート（７１）
の出力が“Ｉ１”となり、ラッチ２（７４）がセットさ
れろ。さらに、その後、第９図に示すように、φａパル
スが発生すると、第８図のＦＥ’ｒ（４６）がオンとな
り、コンパレータ（４５）のプラス人力には（Ｖ　ｒｅ
ｒ　−Ｖ　ｔｈ／　８　）が人力される。ココテ、（Ｄ
ＯＳ−ＡＧＣＯ９）＞Ｖｔｈ／８ であれば、コンパレータ（４５）の出力Ｖ　Ｆ　Ｌ　Ｇ
は“［−１”となり、第１０図に示すＡＮＤゲート（７
２）の出力が“Ｉゼとなり、ラッチ３（７５）がセット
される。以上の各場合について、第２４図の真理表の通
りにＧｌ、Ｇ３信号が発生する。この信号に基づき、ゲ
インは次の表のように選択され、それぞれ略適正レベル
のＶｏｓが得られる。

このように、ＦＥＴ（４９，４８，４７，４６）を逐次
オンにずろことによって、基亭電圧発生回路（ＲＶＣ）
が複数の基準電圧を発生するので、一つのコンパレータ
（４５）で複数段に輝度を判定でき、イメージセンサ（
Ｉ３）と同一チップ上に形成されるコンパレータの数を
削減できろ。

第８図に示すＦＥＴ（４４）はＴ　Ｎ　Ｔ　モードおよ
びＤＤＩモードの時のみ抵抗分割回路すなわち括錦電圧
発生回路（ＲＶＣ）に電源を供給するためのス・イゾチ
である。このＦＥＴ（ｌｉ４）によって、基を電圧発生
回路（ＲＶＣ）は輝度判定が必要なときのみに通電され
、消費電流が低減される。この電流消費の節減効果は、
高輝度には積分時間が読み出し時間に比して短くなるた
め大きくなる。

第１１図に示すように、信号Ｖｏｓ’はＦＥ′ｒ（６０
）、コンデンサ（６２）、バッファ（６４）からなるサ
ンプルホールド回路によりホールトされ、オペアンプ２
（６５）のマイナス入力に入力される。この信号Ｖｏｓ
’のボールディングは信号処理タイミング発生部（２１
）からφ１−“■、”、φ２−“＋（”の信号電荷転送
時のタイミングで発生するＯＳＳ／Ｉ■パルス信号によ
って行なわれる。また、信号Ｖｏｓ’はＰＥＴ（５９）
、コンデンサ（６１）、バッファ（６３）からなるサン
プルホールド回路にも入力される。このサンプルボール
ド回路では第１図で示したＡＱ遮光を施した黒基亭画素
出力のサンプルボールドを行う。サンプルホールドのタ
イミングを与えるパルスは第１２図に示すＯＢ　Ｓ　／
　Ｉ−１信号であり、これは以下に示すンーケンスで発
生させる。

第２，１２図に示すように、Ｉ　Ｎ　Ｔモートから１］
）Ｉモードに移行した後、ＡＤＴ信号には、Ａ／Ｄ変換
開始のタイミングを与えるＡＤＳ信号が現われる。マイ
クロコンピュータ（１４）はこの信号をモニタしながら
、黒基め画素出力のサンプルホールドのタイミングを計
っている。マイクロコンピュータ（１４）は暗時出力画
素の出力中に、ＮＢ１−“Ｈ”、ＮＢ２−“Ｈ”を出力
し、信号処理タイミング発生部（２１）は、これによっ
てＯＢＳ／Ｈ信号を“Ｉ−１”とする。引き続き、マイ
クロコンピュータ（１４）は次のＡＤＳ信号が立ち上が
る迄にＮ１３、−“Ｌ”、ＮＢ、−“Ｉ］”を出力し、
信号処理タイミング発生部（２１）はこれによってＯＢ
Ｓ／Ｈ信号を“Ｌ”とする。以りによって第１１図に示
すＦＥＴ（５９）、コンデンサ（６１）、バッファ（６
３）からなるサンプルボールド回路は人力される黒基め
画素出力をホールドし、これをオペアンプ２（６５）の
マイナス人力へ入力する。黒基準画素のサンプルホール
ド後は、オペアンプ２（６５）の出力はホールドされた
黒基■画素出力に対応する分を減算され、ＦＥＴ（６６
）　〜（６８）（７）ゲートに接続されたＧ３．Ｇ４信
号によって定められろケイン（第１１区別表）で増幅さ
れ、信号Ｖｏｓとして出力される（第１２図）、。

以−Ｌの如く、イメージセンサ（１３）の出力信号Ｏ８
はＡ、ＧＣ差動増幅回路（２５）およびＯＢ減算ＡＧＣ
差動増幅回路（２６）において２重サンプリングされ、
その信号レベルからリセットレベルか減算され、リセッ
トノイズの影響のない信号が取り出されて、さらに、リ
セットノイズの影響のない信号から黒基県レベルが減算
されて、６画素の出力から暗時出力が除去された出力Ｖ
ｏｓが得られる。さらに、この出力Ｖｏｓは、イメージ
センサ（Ｉ３）の出力Ｏ８に対して、ＡＧＣ差動増幅回
路（２５）およびＯＢ減算ＡＧＣ差動増幅回路（２６）
において各画素出力の平均レベルに応じて、下記のよう
に、×８〜×６４のゲインをかけて作成されている。

次に、第１ｉ図に示すＡＧＣ差動増幅回路（２５）のオ
ペアンプ（５４）のゲインとＯＢ減算ＡＧＣ差動増幅回
路（２６）のオペアンプ（６５）のケインについて述べ
る。ここではイメージセンサ（Ｉ３）の出力Ｏ８に対し
て、ｘ８．ｘ１６．ｘ３２゜×６４のゲインを切り換え
るため、オペアンプ＋（５４）で２段階、オペアンプ２
（６５）で２段階のゲイン切り換えを行うようにしてい
る。この場合、オペアンプ（５４）、（６５）には常に
オフセットの問題がある。２段階でゲインをかける場合
、初段のゲインをＧＮＩ、後段のゲインをＧＮ２とし、
各オペアンプのオフセットを△Ｖ、入力をｖｉ１出力を
Ｖｏとすれば、出力は下式で表わされる。

Ｖｏ−（（Ｖｉ＋△Ｖ）ｘＧＮｌ＋△Ｖ）ｘＧＮ２−Ｖ
ｉ　Ｘ　ＧＮＩ　Ｘ　ＧＮ２＋△Ｖ　−（ＧＮＩ　Ｘ　
ＧＮ２　＋　ＧＮ２）−（ｖ１＋△Ｖ）　ｘ　ＧＮＩ　
ｘ　ＧＮ２＋△ＶｘＧＮ２２段のオペアンプのトータル
のゲインＧＮＩＸＧＮ２が変わらない場合には、上式の
第２項（△ＶＸＧＮ２）でＧＮ２によるオフセットが現
われる。

すなわち、ＧＮ２を小さくした方がトータルのオフセッ
トが小さくなる。

したかって、初段のゲインＧＮＩを後段のゲインＧＮ２
よりも高く選ぶことによってオフセットは抑えられるが
、この手段によっても、オフセットは残る。このため、
後段のオペアンプ２（６５）は、第１１図に示すように
、参照電圧Ｖ　ｒｅｆからダイオード（９９月個分電位
降下した電圧を基準としてレベルシフトするため、常に
Ａ／Ｄ変換可能なように、オフセットが参照電圧Ｖｒｅ
ｆより低電圧側に出るようにしている。

ＯＢ減算ＡＧＣ差動増幅回路（２６）には、黒基準画素
を表す信号のサンプルホールド後、有効画素を表す信号
の出力に先立ち、Ａｅ遮光を施した第２の黒基準画素を
表す信号を出力している。この第２の黒基準画素を表す
出力からは、先にボールドされた黒基準画素が減算され
るため、オペアンプのオフセットがなければ参照電圧Ｖ
　ｒｅｒと一致した出力が得られる。しかし、オペアン
プ２（６５）の出力は常に参照電圧Ｖ　ｒｅｆより低電
圧側にオフセットＶｏ（Ｔｓｅｔが生ずるために、出力
は（Ｖｒｅｆ−Ｖｏｆｆｓｅｔ）となる。これをＡ／Ｄ
変換すると、Ｖ　ｏｆ　ｆｓｅｔに相当する信号がディ
ジタルデータとして得られる。以降有効画素の出力はこ
のＶｏｆＴｓｅｔ分をマイクロコンピュータ（１４）の
演算によって減算されるので、マイクロコンピュータ（
１４）に入力されろデータは実質的にはオフセット成分
を除去したデータと同じことになる。

次に、ＤＤ２モードについて説明を行う。

ＤＤ２モードにおいては、イメージセンサ（１３）に対
して能動的な動作を行わせることはない。

このため、Ｉ１０バッファ（２２）に接続されたＮＢ１
．ＮＢ２の信号の人出力を切り換え、ＮＢ、にＧ１信号
、ＮＢ２にＧ３信号を出力し、マイクロコンピュータ（
１４）にイメージセンサ（１３）の出力のゲイン情報を
告知している。このＩ１０切り換えはＤＤ２信号で行わ
れる。

ＤＤ２モードにおいてのみ、Ｖｏｕｔとして出力される
信号はイメージセンサ（１３）の出力Ｖｏｓである。

このシステム上使用する画素はイメージセンサ（Ｉ３）
の２つの分離した領域において検出される画素であり、
２つの領域の間にはフォトダイオード（ＰＤ）を設けて
いない。これらの画素の出力をＶｏｕｔとしてＡ／Ｄ変
換部（１５）へ出力する際には後述ずろ問題点があるた
め、ＤＤ２モードとＤＤ１モードの切り換えによって、
有効画素の出力時のみ、ＶｏｕｔとしてＶｏｓを出力し
ている。ＡＧＣ差動増幅回路（２５）の出力Ｖｏｓ’は
有効画素の出力時には、光信号に対応する出力成分Ｖｏ
ｓ’（ｓｉｇ）と暗時出力成分Ｖ　ｏｓ’　（ｄａｒｋ
）の和として表わされろ（Ｖ　ｏｓ’　−Ｖ　ｏｓ’　
（ｓ　ｉｇ）　＋　Ｖ　ｏｓ’　（ｄａｒｋ））。ＯＢ
減算ＡＧＣ差動増幅回路（２６）にてＶ　ｏｓ’　（ｄ
ａｒｋ）に相当する成分の減算を行い、 Ｖｏｓ＝Ｖｒｅｆ−ＧＮ２　ｘ（Ｖｏｓ’−Ｖｏｓ’（
ｄａｒｋ））としてＡ／Ｄ変換部（１５）に出力してい
る。

このとき、フォトダイオード（ＰＤ）を除去した画素の
出力は光信号に対応する出力も暗時出力成分もないため
、Ｖｏｓ’−〇となる。ここでＯＢ減算ＡＧＣ差動増幅
（２６）にてＶ　ｏｓ’　（ｄａｒｋ）の減算を行うと
、 Ｖｏｓ＝Ｖｒｅｆ−ＧＮ２　ｘ（Ｑ　−Ｖｏｓ’（ｄａ
ｒｋ））＞Ｖｒｅｆとなり、Ａ／Ｄ変換可能な参照電圧
Ｖ　ｒｅｆより低電圧側とは逆に、Ｖｏｓが参照電圧Ｖ
ｒｅｒより高電圧となってしまい、Ａ／Ｄ変換のダイナ
ミックレンジを越え、Ａ／Ｄ変換部（１５）の破壊を招
くおそれがある。このために、有効画素の出力以外では
、アナログスイッチ（２８）、’（２９）を切り替えて
、常にＡ／Ｄ変換可能な温度検出出力ＶＴＭＰを出力し
ている。このように、有効画素の出力時のみＤＤ２−“
Ｉ］”としてＶｏｓの出力を行い、無効画素の出力時は
ＤＤ２−“Ｌ”としてＶＴＭＰの出ツノを行なうことに
よって、常にＡ／Ｄ変換のダイナミックレンジ内でＡ／
Ｄ変換を行うようにしている。

以上でＤＤ２モードの説明を終了し、第１実施例の説明
を終了する。

次に、上記第１実施例における暗時出力成分の除去手段
を変形した第２の実施例について説明する。ここでは、
第１の実施例と異なる点のみについて、第１４図のブロ
ック図、第１５図のＡＧＣ差動増幅回路の回路図で説明
する。

まず、第２の実施例を示す第１４図のブロック図と第１
の実施例を示す第２図のブロック図の相違によって示さ
れるように、第２の実施例はアナログ参照電圧Ｖ　ｒｅ
ｌ”がＡＧＣ差動増幅回路（１２５）から出力されてい
る点で第１の実施例と相違する。また、第１４図では第
１の実施例におけろＯＢ減算ＡＧＣ差動増幅回路か除去
されている。

第１５図にて第２の実施例の動作を説明する。第１の実
施例と同様に、有効画素の出力に先立ち、イメージセン
サ（１３）は黒基皇画素の出力を出力する。ここで、Ａ
（、Ｃ差動増幅回路（１２５）中のＦＥＴ（１５９）、
　コンデンサ（＋　６１）およびバッファ（１６３）か
らなるサンプルホールド回路ではＯＢＳ／Ｈパルスによ
って黒基準画素の出力をサンプルホールドする。第１の
実施例では、ボールドされた出力をオペアンプ２（６５
）のマイナス入力に接続し、オペアンプ２（６５）で減
算を行っていたが、第２の実施例では、ホールドされた
出力をＶ　ｒｅｆ″として出力している。このＶ　ｒｅ
ｒ’はＡ／Ｄコンバータ（１１５）にアナログ参照電圧
として供給され、Ａ／Ｄ変換部（＋１５）では、この電
圧を基準として、入力された電圧をＡ／Ｄ変換する。

ずなわち、入力Ｖｏｕｔと参照電圧Ｖ　ｒｅｒ’の差動
を取ってディジタル値に変換するため、Ａ／Ｄ変換部（
＋１５）内で黒基準画素出力の減算を行うことと等価と
なる。

また、ＦＥＴ（１６０）、コンデンサ（１６２）および
バッファ（１６４）からなるサンプルホールド回路によ
ってサンプルホールドされる黒基準画素の出力も各有効
画素の出力もオペアンプ２（１６５）の出力となってお
り、これらの差動をＡ／Ｄ変換部（＋１５）内で取るた
め、オペアンプ２（１６５）のオフセットは完全に除去
される。よって第２の実施例においてはイメージセンサ
（１３）の暗時出力の除去と同時にオペアンプ２（＋６
５）のオフセットの除去が行われる。

次に、第３の実施例について、第１６．１７．１８図を
参照しながら説明する。この第３の実施例は暗時出力除
去手段が第１．２の実施例と異なる。

まず、第３の実施例のブロック図（第１６図）と、第■
の実施例のブロック図（第２図）との違いについて述へ
る。

第３の実施例では、黒基準画素のサンプルホールドパル
ス０Ｉ３Ｓ／ＨはＡ／Ｄ変換部（２１５）に人力されて
おり、ＯＥ減算ＡＧＣ差動増幅回路は除去されている。

この第３の実施例では、黒基準画素の減算はＡ／Ｄ変換
部（２＋　５）内で行われろ。

第１８図はＡ／Ｄ変換部（２１５）を示し、このΔ／Ｄ
変換部（２ｔ　５＞はＡ／Ｄ変換回路（２０Ｇ）とそれ
と同一チップ上に設けられた内部回路を有する。第１８
図でＶｉｎとして人力されるイメージセンサの出力は黒
基準画素とこれに続くを効画素の出力からなる。黒基準
画素の出力はＯＢＳ／Ｔ−１パルスにて、ＦＥＴ（２０
１）、コンデンサ（２０２）およびバッファ（２０３）
からなるサンプルボールド回路によってサンプルホール
ドされる。そして以降人力される有効画素出力はオペア
ンプ（２０５）により、サンプルホールドされた黒基準
画素出力分を減算された後、Ａ／Ｄ変換回路（２０６）
へ入力される。

第１７図はＡＧＣ差動増幅回路（２２５）を示す。

第１の実施例では黒基準画素の出力に対するサンプルボ
ールド回路があったが、第３の実施例では、これは除去
されている。また、第２の実施例と同様に、黒基準画素
出力ら有効画素出力ら同一のオペアンプ（１６５）から
出力されるため、このオペアンプ（＋６５）のオフセッ
トは完全にキャンセルされる。

次に、暗時出力の除去手段が前述の実施例と異なる第４
の実施例を説明する。第１９図は、この第４の実施例に
係るハードウェアブロック図である。これは第３の実施
例のブロック図である第１６図とは、参照電圧Ｖｒｅｆ
がＡ／Ｄ変換部（３１５）に人力されていないという点
で異なっており、ＡＧＣ差動増幅回路（２２５）は第３
の実施例と全く同一の構成である。

第２０図にＡ／Ｄ変換部（３１５）を示し、このＡ　／
　Ｄ変換部（３１５）はＡ／Ｄ変換回路（４０５）とそ
れと同一チップ上に設けられた内部回路を有する。イメ
ージセンサ（１３）が黒基準画素の出力を行っている間
にＡ／Ｄ変換部（３１５）にはＯＢＳ　／　Ｈパルスか
与えられ、端子Ｖｉｎに入力されている黒７１　ｉ”４
画素の出力がＦＥＴ（４０１）、コンデンサ（４０２）
、バッファ（４０３）からなるサンプルホールド回路に
よって、サンプルホールドされる。ボールドされた黒基
準画素出力はアナログ参照電圧（Ｖ　ｒｅｒ’　）とし
てＡ／Ｄ変換回路（４０５）に入力される。それ以降、
端子Ｖｉｎに入力されるイメージセンサ（１３）の有効
画素出力は、第２の実施例と同様、ホールドされた黒基
準画素の出力（Ｖｒｃｆ”　）が減算された後、Ａ／Ｄ
変換される。これにより暗時出力成分が除去される。

〈発明の効果〉 以上より明らかなように、この発明の固体撮像装置は、
光電変換部と、この光電変換部に発生した電荷を蓄積す
る蓄積部と、上記光電変換部に照射される光量をモニタ
する輝度モニタ手段と、この輝度モニタ手段に発生した
電荷を蓄積する蓄積手段と、この蓄積手段に蓄積された
電荷の量に応じた信号を出力する出力手段と、複数段階
の基準７Ｉｉ圧を発生する基準電圧発生回路と、この基
準電圧発生回路の出力と上記出力手段からの出力とを比
較する一つのコンパレータとを同一チップ上に作成して
いるので、■−記基準電圧発生回路から時間の経過につ
れて出力される複数の基準出力と上記出力手段の出力と
を比較して一つのコンパレータでもって輝度を複数段階
に判定することができ、チップにおけるコンパレータの
占める面積を大幅に削減できる。

【図面の簡単な説明】

第１図はこの発明の固体撮像装置におけるイメージセン
サの構成図、第２図はこの発明の第１実施例の固定撮像
装置のブロック図、第３図はイニシャライズ時における
イメージセンサのポテンシャル構造を示す図、第４図は
上記第１実施例のイニシャライズモードにおける信号の
タイムチャート、第５図はイメージセンサの積分モード
時におけるポテンシャル構造を示す図、第６図は積分モ
ード時における信号のタイムチャート、第７図は補償用
ダイオードの構造図、第８図は輝度判定アナログ回路の
回路図、第９図は輝度判定時の信号のタイムチャート、
第１Ｏ図は輝度判定ロジック回路の回路図、第１１図は
第１実施例におけるＡＧＣ作動増幅回路およびＯＢ減算
ＡＧＣ作動増幅回路の回路図、第１２図は画素出力の処
理に関４−るタイｌ、チャート、第１：３図は温度検出
部の回路図、第１４図は第２実施例の固体撮像装置のブ
ロック図、第１５図は第２実施例のＡＧＣ作動増幅回路
の回路図、第１６図は第３実施例の固体撮像装置のブロ
ック図、第１７図は第３実施例のＡ、　Ｇ　Ｃ作動増幅
回路の回路図、第１８図はＡ／Ｄ変換部の回路図、第１
９図は第４実施例の固体撮像装置のブロック図、第２０
図は第４実施例のＡ　／’　Ｉ）変換部の回路図、第２
１図はイメージセンサの構造図、第２２図は第４実施例
の積分モードにお（トる信号のタイムチャート、第２３
図は暗電荷の転送を説明する図、第２４図は輝度判定ロ
ジック回路の真理表を表わす図である。 ＰＤ・・・フォトダイオード、ＢＧ・・バリアゲート、
ＳＴ・・・蓄積部、ＳＨ・・・シフトゲート、Ｒ，Ｇ・
・・転送レジスタ、ＲＧ　Ｉ　ＣＧ・・・積分クリアゲ
ート、１４・・・マイクロコンピュータ、２０　・積分
時間制御部、２３・・・モード選択回路、２４・・・輝
度判定回路、３０・・・転送りロック発生部。 特許出願人　ミノルタカメラ株式会社 代　理　人　弁理士　前出　葆　ほか２名第３面 （ａ） （Ｇ） 周辺表Ｌｂ ７図 周包長Ｌａ ＬａＭ７．７Ｌｂ

Claims (1)

【特許請求の範囲】
1. （１）各画素に入射する光に対応した電荷を発生する光
   電変換部と、 上記光電変換部において発生した電荷を蓄積する蓄積部
   と、 入射する光量に応じて電荷を発生して、上記光電変換部
   に照射される光量をモニタする輝度モニタ手段と、 上記輝度モニタ手段に発生した電荷を蓄積する蓄積手段
   と、 上記蓄積手段に蓄積された電荷の量に応じた信号を出力
   する出力手段と、 複数段階の基準電圧を発生する基準電圧発生回路と、 上記基準電圧発生回路からの複数の基準出力と、上記出
   力手段からの出力とを比較して、輝度を複数段階に判定
   する一つのコンパレータとを同一チップ上に作成してな
   る固体撮像装置。