JPH01206668A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH01206668A JPH01206668A JP3078588A JP3078588A JPH01206668A JP H01206668 A JPH01206668 A JP H01206668A JP 3078588 A JP3078588 A JP 3078588A JP 3078588 A JP3078588 A JP 3078588A JP H01206668 A JPH01206668 A JP H01206668A
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- comb
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置に係シ、特に高周波高出力電力増幅
用のＭＯ８ｍ電界効果トランジスタ（ＭＯＳＦＥＴ ）
に関するものである。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to semiconductor devices, particularly MO8m field effect transistors (MOSFETs) for high frequency and high output power amplification.
It is related to.
（従来の技術）
ＭＯＳＦＥＴは伝達特性にすぐれているため、高周波電
力増幅用トランジスタとしても広く使用され、従来第２
図および第３図に示したような複数のゲート電極部を有
するものが提案されている。(Prior art) Because MOSFETs have excellent transfer characteristics, they are widely used as high-frequency power amplification transistors, and have traditionally been ranked second.
A device having a plurality of gate electrode portions as shown in FIG. 3 and FIG. 3 has been proposed.
第２図は半導体基板を用いたタイプのものであシ第３図
は絶縁性の基板を用いたいわゆるＳＯＳタイプのもので
ある。そして第２図（１）はシリコン基板上に作られた
ＭＯＳＦＥＴの平面図であシ、同図（１りはそのＤ−ｒ
ｆ線に沿う断面図、同図（曲はそのＥ −Ｂ’線に沿う
断面図である。ドレイン層（７）およびソース層（８）
は棒状に複数設けられておシ、所定の間隔をおき交互に
並列に配置されている。そしてソース層の上に形成され
たくし形のソース電極α階はくし歯の部分がコンタクト
ホール←Ｑを通じて各ソース層（８）に接続されている
。同様にドレイン層（７）の上に形成されたくし形のド
レイン電極Ｉはソース電極０のくし歯とかみあうように
配置され、くし歯の部分はコンタクトホールａυを通じ
て各ドレイン層（力に接続され１いる。またゲート電極
Ｑ１）はくし形に形成され、ドレイン層（力、ソース層
（８）の間のチャンネル部分上方にゲート酸化膜（４）
を介して棒状に連列して設けられた複数のゲート電極部
（６）と各ゲート電極部（６）の端部につながっている
引き出し配線部０りとを有する。そしてゲート電極■υ
の上には酸化膜（９）が設けられ、他の電極と絶縁する
ようになっている。この酸化膜（９）はＣＶＤ法によシ
形成する。そしてリン（ＰｏＣｌ８）をデポジットして
ＰＥＧ膜化し、Ｎａイオンが入ることによる素子特性の
変動を防止する。そのためゲート電極（２１）は耐熱性
のものでなければならず、高融点金属あるいはそのシリ
サイド化合物によ多構成されている。FIG. 2 shows a type using a semiconductor substrate, and FIG. 3 shows a so-called SOS type using an insulating substrate. Figure 2 (1) is a plan view of a MOSFET fabricated on a silicon substrate.
A cross-sectional view along line f, the same figure (the curve is a cross-sectional view along line E-B'. Drain layer (7) and source layer (8)
A plurality of rod-shaped rods are provided, and they are alternately arranged in parallel at predetermined intervals. The comb-shaped source electrode α level formed on the source layer has its comb-teeth portion connected to each source layer (8) through a contact hole ←Q. Similarly, the comb-shaped drain electrode I formed on the drain layer (7) is arranged to mesh with the comb teeth of the source electrode 0, and the comb teeth portion is connected to each drain layer (force 1) through the contact hole aυ. In addition, the gate electrode Q1) is formed in a comb shape, and a gate oxide film (4) is formed above the channel part between the drain layer (1) and the source layer (8).
The gate electrode has a plurality of gate electrode parts (6) arranged in series in a bar shape via the gate electrode parts, and a lead wiring part 0 connected to the end of each gate electrode part (6). and gate electrode ■υ
An oxide film (9) is provided on top of the electrode to insulate it from other electrodes. This oxide film (9) is formed by the CVD method. Then, phosphorus (PoCl8) is deposited to form a PEG film to prevent variations in device characteristics due to the introduction of Na ions. Therefore, the gate electrode (21) must be heat resistant and is made of a high melting point metal or a silicide compound thereof.
なお、それぞれ（１６）、 （１７）、α樽はソース電
極α騰、ドレイン電極ａ４）、ゲート電極（財）に対す
るポンディングパッド部分であシ、（１！Ｊはゲート電
極（２１）の引き出し□配線部（１２１のコンタクトホ
ールを示す。In addition, (16) and (17), α barrel is the bonding pad part for the source electrode α rise, drain electrode a4), and gate electrode (material), and (1!J is the pullout of the gate electrode (21) □Wiring section (121 contact holes are shown.
また絶縁性基板を用−たＳＯＳタイプのＭＯＳＦＥＴと
して特開昭６２−１３４９７１号公報に記載された装置
がある。第３図（１）はこのＭＯＳＦＥＴの平面図であ
り、同図（１１）はそのＦ −Ｆ’線に沿う断面図であ
る。このＭＯＳＦＥＴは支持基板（３）上の絶縁性基板
０１）上にシリコン結晶を成長させ、そこを半導体能動
領域Ｉ３２として利用し、その中にソース層（８）、ド
レイン層（７）を作シ、その上にくし形のソース電極（
１３）、 ドレイ／電極ｕ４）、ゲート電極（２］）
を形成した構成のものである。そしてこのくし形のゲユ
ト電極Ｃυはくし歯部分であるゲート電極部（６）と引
き出し配線部（１鴎は異なる材料で形成されており、ゲ
ート電極部（６）は高融点金属あるいはそのシリサイド
化合物で作られ、引き出し配線部０りはアルミニウムで
作られている。Furthermore, there is a device described in Japanese Patent Laid-Open No. 134971/1983 as an SOS type MOSFET using an insulating substrate. FIG. 3(1) is a plan view of this MOSFET, and FIG. 3(11) is a sectional view taken along the line F--F'. This MOSFET is made by growing a silicon crystal on an insulating substrate 01) on a support substrate (3), using it as a semiconductor active region I32, and forming a source layer (8) and a drain layer (7) in it. , and a comb-shaped source electrode (
13), drain/electrode u4), gate electrode (2])
It has a configuration in which This comb-shaped gate electrode Cυ has a gate electrode part (6), which is a comb tooth part, and an extraction wiring part (1), which are made of different materials, and the gate electrode part (6) is made of a high melting point metal or its silicide compound. The lead-out wiring section is made of aluminum.
（発明が解決しようとする課題）
しかしながら第２図に示した従来のＭＯＳＦＥＴの場合
、ゲート電極（２η全体が高融点金属あるいはそのシリ
サイド化合物で構成されておシ、これらの材料が比較的
高い比抵抗であるためゲート電極部の抵抗が高いもので
あった。例えば低抵抗金属であるアルミニウムと比べる
と、高融点金属の場合はその約２倍、シリサイド化合物
の場合は約１５倍もの高い抵抗値を示す。この結果、入
力容量Ｃ１５ｓとゲート抵抗Ｒｅとによシ決まる入力遮
断周波数高周波特性を制限してしまうという欠点を有し
ていた。さらにこのＭＯＳＦＥＴは複数のゲート電極部
（６）を並列に接続して高出力化を図ったものであるが
、ゲート電極部（６）の相互間の引き出し配線部α）が
上記高抵抗材料で構成されているために、その引き出し
配線部（１２１に設けられたゲートボンディング領域側
から離れた位置にあるゲート電極部（６）と近い位置に
あるゲート電極部（６）との分布抵抗に大きな差が生じ
、各ゲート電極部（６）間の応答速度が不均一になると
いう欠点もあった。(Problem to be Solved by the Invention) However, in the case of the conventional MOSFET shown in FIG. Because it is a resistor, the resistance of the gate electrode part was high.For example, compared to aluminum, which is a low resistance metal, high melting point metals have a resistance value that is about twice as high, and silicide compounds have a resistance value that is about 15 times higher. As a result, this MOSFET has the disadvantage of limiting the input cutoff frequency high frequency characteristics determined by the input capacitance C15s and the gate resistance Re.Furthermore, this MOSFET has a plurality of gate electrode parts (6) connected in parallel. However, since the lead-out wiring part α) between the gate electrode parts (6) is made of the above-mentioned high-resistance material, the lead-out wiring part (121) A large difference occurs in the distributed resistance between the gate electrode portion (6) located far from the provided gate bonding region and the gate electrode portion (6) located close to it, resulting in a response between each gate electrode portion (6). Another disadvantage was that the speed was uneven.
また第３図に示したＭＯＳＦＥＴの場合、くシ形のゲー
ト電極Ｑ１）のゲート電極部（６）と引き出し配線部醤
はそれぞれ異なる材料でできておシ、とのゲート電極部
（６）が細くなっているため、その接続部は非常にせま
い面積である。そのためこれら両者の間で十分な接触が
行なわれず、電気的特性をそこなう等の問題があった。Furthermore, in the case of the MOSFET shown in Fig. 3, the gate electrode part (6) of the comb-shaped gate electrode Q1) and the lead-out wiring part are made of different materials. Due to its narrowness, its connection has a very small area. Therefore, there was a problem that sufficient contact was not made between these two, resulting in damage to electrical characteristics.
また、ソース電極（１３１の引き出し配線部とゲート電
極部（６）とは重なってしまう構成になシ絶縁膜を必要
としているが、この発明においては絶縁を考えながら表
おかつ引き出し配線部←渇との接続について全く開示が
なされていない。In addition, an insulating film is required in the structure where the lead wiring part of the source electrode (131) and the gate electrode part (6) overlap, but in this invention, the lead wiring part ↑ There is no disclosure whatsoever regarding the connection.
本発明は以上のような点に鑑みてなされたものであシ、
その目的は半導体基板を用いた複数のゲート電極部を有
する高周波高出力電力増幅用のＭＯＳＦＥＴにおいて各
ゲート電極部間の応答速度が均一であシ、高周波高出力
化を容易に達成することができる半導体装置を提供する
ことにある。The present invention has been made in view of the above points.
The purpose is to make the response speed uniform between each gate electrode part in a MOSFET for high frequency, high output power amplification which has multiple gate electrode parts using a semiconductor substrate, and to easily achieve high frequency and high output power. The purpose of the present invention is to provide semiconductor devices.
（課題を解決するための手段）
本発ＥＪ８Ｊは半導体基板を用いた半導体装置で〈し形
のゲート電極を有する高周波高出力電力増幅用のＭＯＳ
ＦＥＴにおいて、高融点材料によ多構成されたくし形ゲ
ート電極の引き出し配線部の上部全体に低抵抗金属層を
形成して、この引き出し配線部の抵抗を低減し、ゲート
入力部から各ゲート電極部までの分布抵抗差を小さくし
て、ＭＯＳＦＥＴの動作の均一化を図ったことを特徴と
する。(Means for solving the problem) The EJ8J is a semiconductor device using a semiconductor substrate, and is a MOS for high-frequency, high-output power amplification having a diamond-shaped gate electrode.
In FET, a low resistance metal layer is formed on the entire upper part of the lead wiring part of the comb-shaped gate electrode made of high melting point material to reduce the resistance of this lead wiring part, and to connect the gate input part to each gate electrode part. The MOSFET is characterized by reducing the difference in distributed resistance between the two, thereby making the operation of the MOSFET more uniform.
（作用）
以上のようにゲート電極引き出し配線部の上部に、その
上に形成された絶縁膜のコンタクトホールを通じてアル
ミニウムのような低抵抗金属層を設けると、そのアルミ
ニウムの比抵抗は約２．６×１０ Ω鑞であって、従
来ゲート電極に使われているタングステン（Ｗ） 、モ
リブデン（Ｍｏ ）等の高融点材料の比抵抗に比べ約ｉ
と大変率さい値であるので、その引き出し配線部での抵
抗を著しく下げることができる。またそのために、ゲー
トポンディングパッドから各ゲート電極部までの分布抵
抗差が小さくなシ、各ゲート電極部間での応答速度が均
一なものになる。(Function) As described above, when a low resistance metal layer such as aluminum is provided on the upper part of the gate electrode lead wiring part through the contact hole of the insulating film formed thereon, the specific resistance of the aluminum is approximately 2.6. ×10 Ω solder, which has a specific resistance of approximately i
Since this is a very low value, the resistance at the lead-out wiring portion can be significantly lowered. Further, because of this, the difference in distributed resistance from the gate bonding pad to each gate electrode portion is small, and the response speed between each gate electrode portion is uniform.
（実施例）
第１図は本発明の一実施例を示すものでＭＯ８’ＦＥＴ
の構造を示すものであり、第１図（１）はくし形のゲー
ト電極を有するＭＯＳＦＥＴの平面図、そして同図（Ｉ
Ｉ）、 ＧＩＤ、 （ｉｖ）はそれぞれ同図（１）中の
Ａ−Ａ。(Example) Figure 1 shows an example of the present invention.
FIG. 1 (1) is a plan view of a MOSFET having a comb-shaped gate electrode, and FIG.
I), GID, and (iv) are A-A in the same figure (1), respectively.
Ｂ−Ｂ、Ｃ−Ｃ線に沿う断面図である。以下図面に従い
本発明の詳細な説明する。It is a sectional view along lines BB and CC. The present invention will be described in detail below with reference to the drawings.
ポロン等を拡散したＰ＋型シリコン基板（１）上に形成
された基板の一部を構成するＰ型エピタキシャル層（２
）にはそれぞれリン等の拡散によシ棒状のドレイン層（
力、ソース層（８）が交互に並列して複数形成され、そ
の基板表面には熱酸化膜よりなるゲート絶縁膜（４）が
形成されている。また、この複数のドレイン層（７）、
ソース層（８）全体を取シ囲む位置のエピタキシャル層
（２）の表面にはＰ＋型のチャンネルストッパ層（３）
が形成されている。図中０υはくし形のゲート電極であ
り、この電極（財）はドレイン層（７）。A P type epitaxial layer (2) forming a part of the substrate is formed on a P+ type silicon substrate (1) in which poron etc. are diffused.
) has a rod-shaped drain layer (
A plurality of source layers (8) are formed alternately in parallel, and a gate insulating film (4) made of a thermal oxide film is formed on the surface of the substrate. In addition, the plurality of drain layers (7),
A P+ type channel stopper layer (3) is formed on the surface of the epitaxial layer (2) at a position surrounding the entire source layer (8).
is formed. In the figure, 0υ is a comb-shaped gate electrode, and this electrode is the drain layer (7).
ソース層（８）の間のチャンネルとなる部分の上に、ゲ
ート酸化膜（４）を介して配置された幅が２μｍ、長さ
が５００μｍぐらいの棒状の複数、例えば３０本のゲー
ト電極部（６）を有する。これらのゲート電極部（６）
の相互間隔（ピッチ）は例えば１０μｍ程度となってい
る。この電極（２１）は更に、これらのゲート電極部（
６）の各端部を連結するように一体的に形成された引き
出し配線部α２を有する。この引き出し配線部（１２は
能動領域外の位置すなわちチャンネルストッパ層（３）
の上方に位置し、その幅は２０μｍで長さ４００μｍ程
度のものであるので、電極部（６）よシ大変大きい面積
をもっている。このくし形のゲート電極（２１）は、ゲ
ート電極部（６）および引き出し配線部（６）が同じく
高融点の金属または金属化合物材料１例えばモリブデン
（Ｍｏ ） 、タングステン（Ｗ）あるいはモリブデン
シリサイド等のシリサイド化合物で作られ、全体的な厚
さは５０００Ａぐらいである。この引き出し配線部（１
２１上には、同図（ｌｉＤによシ理解されるようにほぼ
全面にわたりて蒸着によシ形成された１〜２μｍ程度の
厚さのアルミニウムからなる低抵抗金属層（Ｉ５）が形
成されている。そして上記低抵抗金属層（１９は次のよ
うに形成される。即ち、ゲート電極（２υの絶縁のため
にその上に全体的にＣＶＤ法による酸化膜（９）を形成
し、上記ゲート引き出し配線部αりに対向する部分の上
記酸化膜を除去することによシコンタクトホールを形成
する。そして、この低抵抗金属層０５）はこのコンタク
トホールを通じて露出する配線部（Ｌ２上にアルミニウ
ムを蒸着し、所定の形状にパターニングすることによっ
て形成される。A plurality of rod-shaped gate electrode sections (for example, 30) each having a width of about 2 μm and a length of about 500 μm are arranged on the channel portion between the source layers (8) via the gate oxide film (4). 6). These gate electrode parts (6)
The mutual spacing (pitch) is, for example, about 10 μm. This electrode (21) further includes these gate electrode parts (
6) has a lead-out wiring portion α2 integrally formed to connect each end portion of the wire. This lead-out wiring part (12 is a position outside the active area, that is, the channel stopper layer (3)
It is located above the electrode part (6), and has a width of about 20 μm and a length of about 400 μm, so it has a much larger area than the electrode part (6). This comb-shaped gate electrode (21) has a gate electrode part (6) and an extraction wiring part (6) made of a metal or metal compound material 1 having a high melting point, such as molybdenum (Mo2), tungsten (W), or molybdenum silicide. It is made of silicide compound and has an overall thickness of about 5000A. This lead-out wiring section (1
21, a low resistance metal layer (I5) made of aluminum with a thickness of about 1 to 2 μm is formed over almost the entire surface by vapor deposition, as seen in the same figure (liD). The low-resistance metal layer (19) is formed as follows. That is, an oxide film (9) is formed entirely on the gate electrode (2υ for insulation) by the CVD method, and the gate electrode (19) is formed as follows. A contact hole is formed by removing the oxide film in the portion facing the lead-out wiring portion α.Then, this low-resistance metal layer 05) is formed by forming an aluminum layer on the wiring portion (L2) exposed through this contact hole. It is formed by vapor deposition and patterning into a predetermined shape.
またドレイン電極α荀はくし形に形成されておシ、ゲー
ト酸化膜（４）および熱酸化膜（９）にエツチングによ
シ設けられたドレインコンタクトホールαυを通じて、
くし歯の部分がドレイン層（力に接続されている。そし
てまた各ソース層（８）上にはゲート酸化膜（４）およ
び酸化膜（９）に設けられた第１ソースコンタクトホー
ル（２３）を通じて棒状の第１ソース電極α■が形成さ
れ、そして低抵抗金属層（１５１および各電極（ｌＬｃ
１４）を覆う領域には絶縁のためにスパッタ等の低温に
よシ厚さ９０００Ａ程度のスパッタ酸化膜（２功が形成
されている。このスパッタ酸化膜（２２は低温によ）形
成されたものであるので、低抵抗金属層（１鴎はアルミ
ニウムのように比較的融点の低いものであっでも何ら支
障がない。また第１ソース電極Ｈの上に形成された第２
ソース電極（ａはくし形になっておシ、第１ソース電極
（１３）を覆うスパッタ酸化膜（イ）に設けた第２ソー
スコンタクトホールＩ２４）を通じてそのくし歯部分が
第１ソース電極α■と接続され、平面的にみてドレイン
電極ａ４のくし歯とかみあうような配置になっている。In addition, the drain electrode α is formed in a comb shape and is connected through the drain contact hole αυ provided by etching in the gate oxide film (4) and the thermal oxide film (9).
The comb-teeth portions are connected to the drain layer (power). Also on each source layer (8) is a gate oxide film (4) and a first source contact hole (23) provided in the oxide film (9). A rod-shaped first source electrode α■ is formed through the low resistance metal layer (151) and each electrode (lLc
In the area covering 14), a sputtered oxide film (2) with a thickness of about 9000A is formed by sputtering or other low-temperature methods for insulation.This sputtered oxide film (22 is formed by low-temperature) Therefore, there is no problem even if the low-resistance metal layer (1) is made of a material with a relatively low melting point, such as aluminum.
The comb-like portions of the source electrode (a is comb-shaped and the second source contact hole I24 provided in the sputtered oxide film (a) covering the first source electrode (13)) are connected to the first source electrode α■. The electrodes are connected and arranged so as to mesh with the comb teeth of the drain electrode a4 when viewed from above.
そしてこれらの各電極部、α４）、 （２０の引き出し
配線の部分にはポンディングパッド（１６人（１７）、
α樽が設けられ、これらのパッドを通じて外部との電気
的接続がなされる。そしてまたこのＭＯＳＦＥＴではゲ
ート引き出し配線部ａ邊と第２ソース電極（２０）はか
さならた位置関係（第１図（１１０参照）であるが、そ
の間に絶縁膜（社）を有する多層構造になっており、そ
の絶縁性は十分に保たれている。更に同図（１■）から
れかるように、スパッタ酸化膜（２榎に設けられたゲー
トコンタクトホール（Ｌ’ｌｌを通じてアルミニウム層
（１つに接続されたゲートポンディングパッド（ｌ樽と
半導体基板（１）との間には、絶縁膜（４）、 （９）
、 （２２）からなる厚い絶縁膜が介在されているため
に、このパラ）Ｈ下での容量はごく僅かガものになる。And each of these electrode parts, α4), (20 lead wiring parts have bonding pads (16 people (17),
Alpha barrels are provided and electrical connections to the outside world are made through these pads. Furthermore, in this MOSFET, the side of the gate lead-out wiring part a and the second source electrode (20) have a vertical positional relationship (see FIG. 1 (see 110)), but they have a multilayer structure with an insulating film between them. Furthermore, as shown in the same figure (1■), the aluminum layer (1 There are insulating films (4), (9) between the gate bonding pad (1) and the semiconductor substrate (1) connected to the
, (22), the capacitance under this para)H is very small.
上述したように、くし形のゲート電極（２１）を有する
ＭＯＳＦＥＴにおいて、複数のゲート電極部（６）を接
続している引き出し配、線部Ｈの上部に比抵抗の低いア
ルミニウムの如き低抵抗金属層（１つを設けることによ
シ、ゲート電極引き出し配線部（１２）におけるゲート
抵抗を下げることができるので、ＭＯＳＦＥＴにおける
高周波特性を十分に出すことができ、夫々、のゲート電
極部の応答速度を均一にすることができる。またゲート
電極部（６）とその引き出し配線部（１２１とは同一材
料ですべてがつながった一体の連続した形状であるので
、この電極部（６）と引き出し配線部（１２１との接続
が従来に比し完壁であシ、アルミニウム層（１９とゲー
ト電極（２１）との接続は面積の広い引き出し配線部（
ｌの上で行なうことができる。このため確実な接触が行
なわれ、接続による引き出し抵抗も低くなる。なお、低
抵抗金属層（ｔ５）の材料としてはアルミニウムの他に
例えば金などを用いてもよい。As described above, in a MOSFET having a comb-shaped gate electrode (21), a low-resistance metal such as aluminum having a low specific resistance is placed on the upper part of the lead wiring and wire part H connecting the plurality of gate electrode parts (6). By providing one layer, the gate resistance in the gate electrode lead-out wiring section (12) can be lowered, so the high frequency characteristics of the MOSFET can be sufficiently achieved, and the response speed of each gate electrode section can be lowered. In addition, since the gate electrode part (6) and its lead wiring part (121) are all made of the same material and have a continuous shape, the electrode part (6) and its lead wiring part (121) can be made uniform. (The connection with 121 is more complete than before, and the connection between the aluminum layer (19 and gate electrode (21) is in the lead-out wiring part with a wide area (
It can be done on l. As a result, reliable contact is made and the connection resistance is also reduced. Note that as the material of the low resistance metal layer (t5), for example, gold or the like may be used in addition to aluminum.
本発明は以上説明したようにくし形のゲート電極を有す
るＭＯＳＦＥＴにおいて、複数のゲート電極部を接続し
ている引き出し配線部の上部に低抵抗金属層を設けるこ
とによシ、ゲート引き出し配線部における抵抗を大幅に
低減できるので、夫々のゲート電極部間の応答速度を均
一にすることができ、ＭＯＳＦＥＴにおける高周波特性
を著しく改善することができる。As explained above, in a MOSFET having a comb-shaped gate electrode, the present invention provides a low-resistance metal layer on the top of the lead-out wiring part connecting a plurality of gate electrode parts. Since the resistance can be significantly reduced, the response speed between the respective gate electrode parts can be made uniform, and the high frequency characteristics of the MOSFET can be significantly improved.
第１図（＋）は本発明の一実施例を示すＭＯＳＦＥＴの
平面図、同図叩はそのＡ−Ａ線に沿う断面図、同図（１
１０はそのＢ−Ｂ線に沿う断面図、同図（１いはそのＣ
−Ｃ線に沿う断面図、第２図（１）は従来のＭＯＳＦＥ
Ｔの平面図、同図叩はそのＤ−Ｄ線に沿う断面図、同図
（ｉｌｌ）はそのＥ−Ｂ線に沿う断面図、第３図（１）
は従来の他のＭＯ８Ｆ’ＥＴを示す平面図、同図叩はそ
のＦ−Ｂ線に沿う断面図である。
１・・・シリコン基板。
２・・・シリコン基板の一部を形成するエピタキシャル
層。
４・・・ゲート酸化膜。
６・・・ゲート電極部。
７・・・ドレイン層。
８・・・ソース層。
１２・・・ゲート電極引き出し配線部。
１４・・・ドレイン電極。
１５・・・低抵抗金属層。
２１・・・ゲート電極。
代理人 弁理士 則 近 憲 佑
同 竹 花 喜久男
（’１）
（ｉｊ）
（ｊ’＋’＋）
第２図
第３図FIG. 1 (+) is a plan view of a MOSFET showing an embodiment of the present invention, and FIG.
10 is a sectional view along the line B-B, and the same figure (1 or the C
- Cross-sectional view along line C, Figure 2 (1) is a conventional MOSFE
A plan view of T, the figure shows a sectional view taken along the line D-D, and the figure (ill) shows a sectional view taken along the line E-B.
1 is a plan view showing another conventional MO8F'ET, and 2 is a sectional view taken along the line F-B. 1...Silicon substrate. 2...Epitaxial layer forming part of the silicon substrate. 4...Gate oxide film. 6...Gate electrode part. 7...Drain layer. 8... Source layer. 12...Gate electrode lead wiring section. 14...Drain electrode. 15...Low resistance metal layer. 21...Gate electrode. Agent Patent attorney Nori Ken Yudo Takehana Kikuo ('1) (ij) (j'+'+) Figure 2 Figure 3
Claims (1)
き交互に並列して設けられた複数の棒状のドレイン層お
よびソース層と、前記ドレイン層の上部に設けられその
引き出し配線部において相互が接続されているくし形の
ドレイン電極と、前記ソース層の上部に設けられその引
き出し配線部において相互が接続されているくし形のソ
ース電極と、前記ドレイン層とソース層との間のチャン
ネル部分上に設けられたゲート絶縁膜と、前記チャンネ
ル部分に対向して前記ゲート絶縁膜上に設けられた複数
のゲート電極部及びこれらの電極部を相互に接続する引
き出し配線部を有し、これらの電極部及び配線部が高融
点材料で一体的に形成されたくし形のゲート電極と、前
記ゲート電極の引き出し配線部の上に設けられた低抵抗
金属層とを具備することを特徴とする半導体装置。(1) A semiconductor substrate, a plurality of rod-shaped drain layers and source layers provided alternately in parallel at predetermined intervals on the main surface of the substrate, and a lead-out wiring portion provided on the top of the drain layer. comb-shaped drain electrodes connected to each other; comb-shaped source electrodes provided on the upper part of the source layer and connected to each other at the lead-out wiring portion thereof; and a channel between the drain layer and the source layer. a gate insulating film provided on the portion, a plurality of gate electrode portions provided on the gate insulating film opposite to the channel portion, and a lead wiring portion interconnecting these electrode portions; A semiconductor comprising a comb-shaped gate electrode whose electrode portion and wiring portion are integrally formed of a high-melting point material, and a low-resistance metal layer provided on the lead-out wiring portion of the gate electrode. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078588A JPH01206668A (en) | 1988-02-15 | 1988-02-15 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078588A JPH01206668A (en) | 1988-02-15 | 1988-02-15 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01206668A true JPH01206668A (en) | 1989-08-18 |
Family
ID=12313324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3078588A Pending JPH01206668A (en) | 1988-02-15 | 1988-02-15 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01206668A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498882A (en) * | 1994-03-16 | 1996-03-12 | Texas Instruments Incorporated | Efficient control of the body voltage of a field effect transistor |
| JPH08255911A (en) * | 1994-12-30 | 1996-10-01 | Siliconix Inc | Vertical power MOSFET with thick metal layer to reduce distributed resistance and method of making the same |
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Citations (2)
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-
1988
- 1988-02-15 JP JP3078588A patent/JPH01206668A/en active Pending
Patent Citations (2)
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