JPH01207976A - 半導体装置 - Google Patents

半導体装置

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JPH01207976A
JPH01207976A JP63033331A JP3333188A JPH01207976A JP H01207976 A JPH01207976 A JP H01207976A JP 63033331 A JP63033331 A JP 63033331A JP 3333188 A JP3333188 A JP 3333188A JP H01207976 A JPH01207976 A JP H01207976A
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JP
Japan
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region
drain
contact
electrode
source
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JP63033331A
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English (en)
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Masayuki Hattori
雅之 服部
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
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    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に高電圧印加条件下で動
作し、さらに低オン抵抗、高耐圧の電界効果トランジス
タを多数集積する必要がある出力用集積回路に関する。
〔従来の技術〕
従来、この種の半導体集屑回路には、第３図に示すよう
に、ゲート電極をストライプ状に配置していた横型電界
効果トランジスタがあった。すなわち、基板８上のウェ
ル領域１上に複数条のゲート電極６が設けられ、このゲ
ート電極６の両側のウェル１内にはベース領域２、高濃
度ドレイン領域４が交互に設けられ、ベース領域２内に
はソース領域３がベース領域２の端部より所定の間隔離
間して設けられ、高濃度ドレイン領域４上にはドレイン
電極５が設けられ、ベース領域２及びソース領域３上に
はソース電極７が設けられ、ベース領域２．ソース領域
３．高濃度ドレイン領域４゜ドレイン電極５．ゲート電
極６．ソース電極７はいずれも直線形状となっていた。
〔発明が解決しようとする課題〕
上述した従来の横型電界効果トランジスタは、ソース領
域３とベース領域２がストライプ状に配置されている為
、ソース領域３の外側のベース領域２の表面に形成され
るチャンネルの単位面積当りのチャンネル幅を大門くす
るには、高度なプロセス技術を用いて微細化を行い、設
計ルールを小さくしなげればならない欠点がある。
〔課題を解決するための手段〕
本発明の横型電界効果トランジスタは従来ゲート電極を
ストライプ状に配置していたものを曲折する線状に形成
し、さらにドレイン電極コンタクト及びソース電極コン
タクトも従来ストライプ状にしていたものをそれぞれ互
い違いに取る事で設計ルールを小さくさせる事なく単位
面積当りのチャンネル幅を大きくでき、より高性能な横
型電界効果トランジスタを実現できる。
すなわち、本発明によれば ｉ）本構造はゲート電極を多角形状に配置させドレイン
電極コンタクト、ソース電極コンタクトをそれぞれ互い
違いに取る事で従来と同様な設計ルールを用いても単位
面積当りのチャンネル幅を２倍以上大きくする事が可能
になり、ｉｉ）　　ゲート電極で被われている所以外の
ドレイン領域の表面部を全て高濃度にする事でドレイン
電極コンタクトをストライプ状にしなくてもそれ以上の
高破壊耐量を確保できる。
〔実施例〕
すもので、第１図（ａ）は、本実施例の横型電界効果ト
ランジスタの平面図、第１図（ｂ）　、　（Ｃ）はそれ
ぞれ第１図（ａ）のＡＡ’線、ＢＢ’線断面図である。
１はウェル領域、２はベース領域、３はソース領域、４
は高濃度ドレイン領域、５はドレイン電極、６はゲート
電極、７はソース電極、８は基板領域、９はドレインコ
ンタクト、１０はソースコンタクトである。
本実施例の特徴は、従来第３図の様にゲート電極をスト
ライプ状に配置していたものを曲折する線状にし、さら
にソース電極コンタクト９ドレイン電極コンタクト１０
を互い違いに取る事で面積効率を高める事にある。又、
従来コンタクト部のみ高濃度ドレイン領域４を設けてい
たものをドレイン領域全体へ広げる事で破壊耐量低下を
防止して、従来より低オン抵抗、高破壊耐量の素子を実
現できる。
すなわち、基板領域８上のウェル領域１１内に、複数条
からなるベース領域２が設けられ、このベース領域２の
各条は複数の幅広の部分と幅の狭い部分とを交互に有し
、任意の条の幅広の部分は隣接する条の幅広の部分と、
幅の狭い部分は隣接する条の幅の狭い部分とそれぞれ対
面して設けられている。さらにウェル領域１１内に複数
条からなる高濃度ドレイン領域４が設けられ、この高濃
度ドレイン領域４の各条は、ベース領域２の各条間に１
条ずつ設けられ、そしてドレイン領域４の条とこのドレ
イン領域に隣接するベース領域の条はこれらの条の延在
方向に一定の間隔が保たれている。ドレイン領域４の各
条は複数の幅広の部分と幅の狭い部分とを交互に有し、
ドレイン領域４の各条の幅広の部分は隣接するベース領
域２の幅が狭い部分と、ドレイン領域４の各条の幅が狭
い部分はベース領域２の幅広の部分とそれぞれ対面して
設けられている。
ベース領域２の各条内には、ソース領域３が、ベース領
域２の各条の両端部より一定の間隔を保ち、各条の延在
方向に沿って設けられている。
ベース領域２の両端部より一定の間隔を保ってソース領
域３が設けられているから、ソース領域３の外側のベー
ス領域２の表面に形成されるチャンネルは、ベース領域
２０条の延在方向で一定に保たれている。また、このベ
ース領域２の各条は複数の幅広の部分と幅が狭い部分を
有して延在しているから、延在方向の単位長当りのチャ
ンネル幅を、ベース領域２の条を直線上に設けた場合に
比べて大きくとれる。従ってチャンネル長が各条の延在
方向で一定であることと相まって、単位面積当りのドレ
イン電流をより多く流すことができソース領域３上の所
定部分と高濃度ドレイン領域４の所定部分との間にゲー
ト電極６が一定の幅をもって設けられている。ゲート電
極６は幅広の部分を幅の狭い部分を有するベース領域２
及び高濃度ドレイン領域４に沿って設けられているので
、折れ曲がった形状で延在する。
ドレイン電極コンタクト９は高濃度ドレイン領域４の各
条の幅広の部分にそれぞれ設けられ、ソース電極コンタ
クト１０はベース領域２の各条の幅広の部分にそれぞれ
設けられている。このように、コンタクト領域を幅広の
部分に設けられているから、各条令面にコンタクト領域
を設けた場合に比較して、より微細加工が行なえるよう
になる。
第２図は本発明の他の実施例の断面図である。
構造は第１図と同じである。この様に四角形状にゲート
電極を配置する事でも第１図と同様な低オン抵抗の横型
電界効果トランジスタを実現できる。
ゲート電極の形状は設計ルール等により最適なものを採
用することにより、素子の性能を最大限引き出すことが
できる。
〔発明の効果〕
以上説明した様に本発明はゲート電極の配置を四角形以
上の多角形状の連らなったもののような曲折する線状に
し、なおかつドレイン電極コンタクト、ソース電極コン
タクトを各領域から互い違いに取る事で従来のものと同
様な設計ルールを用いても素子全体としての面積効率を
２倍以上にする事ができる。又、それぞれのコンタクト
を島状にする事でインダクタンス負荷等の破壊に対して
弱くなるがそれもゲート電極で被われている所以外のド
レイン領域表面部の濃度を高くする事で従来以上の高破
壊耐量を確保できる。
【図面の簡単な説明】
第１図（ａ）は本発明の一実施例の半導体装置の平面図
、第１図（ｂ）は第１図（ａ）のＡＡ’線断面図、第１
図（ｃ）は第１図（ｂ）のＢＢ’線断面図、第２図（ａ
）は本発明の他の実施例の半導体装置の平面図、第２図
Ｃｂ）は第２図（ａ）のＣＣ’線断面図。 第２図（ｃ）は第２図（ａ）のＤＤ’線断面図、第３図
（ａ）は従来の半導体装置の平面図、第３図（ｂ）は第
３図（ａ）のＥＥ’線断面図である。 １・・・・・・ウェル領域、２・・・・・・ベース領域
、３・・・・・・ソース領域、４・・・・・・ドレイン
高濃度領域、５・・・・・・ドレイン電極、６・・・・
・・多結晶シリコンゲート電極、７・・・・・・ソース
電極、８・・・・・・基板領域、９・・・・・・ドレイ
ン電極コンタクト、１０・・・・・・ソース電極コンタ
クト。 代理人　弁理士　　内　原　　　晋

Claims (1)

    【特許請求の範囲】
  1. 　半導体基板に設けられた第１導電型のベース領域と、
    該ベース領域内に形成された第２導電型のソース領域と
    、前記半導体基板と前記ソース領域とで挟まれた前記ベ
    ース領域の領域で構成されるチャンネル領域と、該チャ
    ンネル領域の上部にゲート酸化膜を介して形成されたゲ
    ート電極と、選択的に形成され又、該ベース領域から離
    間して前記半導体基板に形成された第２導電形のドレイ
    ン領域と、前記ドレイン領域および前記ソース領域にそ
    れぞれ接続するドレイン電極およびソース電極とを有し
    、前記ゲート電極を前記ゲート酸化膜上に曲折する線状
    に配置したことを特徴とする半導体装置。
JP63033331A 1988-02-15 1988-02-15 半導体装置 Pending JPH01207976A (ja)

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