JPH01208028A - エンコード回路 - Google Patents
エンコード回路Info
- Publication number
- JPH01208028A JPH01208028A JP63033232A JP3323288A JPH01208028A JP H01208028 A JPH01208028 A JP H01208028A JP 63033232 A JP63033232 A JP 63033232A JP 3323288 A JP3323288 A JP 3323288A JP H01208028 A JPH01208028 A JP H01208028A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- input signal
- transistor
- output
- output line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/20—Conversion to or from n-out-of-m codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、並列に取込まれる複数の入力信号間におけ
る“ｌ Ｌ Ｉｌ、“′トビルベルの境目を判断し、所
定の出力形式に変換して複数の出力線よりエンコードデ
ータを出力するエンコード回路に関する。
る“ｌ Ｌ Ｉｌ、“′トビルベルの境目を判断し、所
定の出力形式に変換して複数の出力線よりエンコードデ
ータを出力するエンコード回路に関する。
（従来の技術〕
第３図は従来のエンコード回路を示す回路図である。こ
の回路は並列に取込まれる入力信号Ｄ１〜Ｄ７において
“Ｈ１１レベルからＬ Ｉ＋レベルに変化する境目を判
断し、バイナリコードに変換し出力線し１〜Ｌ３より出
力する回路である。入力信号Ｄ１〜Ｄ７は、入力信号隅
（ｉ−１〜１）が“ＨＩＴレベルであれば、ｉ＞ｊの入
力信号Ｄ・が全て“８１９レベルとなり、入力信号Ｄ・
がＬ Ｉｌル ベルであればｉ＜ｋの入力信号Ｄｋが全て゛ビルレベル
となる性質を有している。第３図で示したエンコード回
路は上記した性質（“Ｌパ、“” Ｉ−１”は逆でもよ
い）を有する入力信号Ｄ −０７間における“Ｌ Ｉ
＋レベルと“Ｈ１１レベルの境目を判断することでエン
コードする回路である。このような性質の入力信号Ｄ１
〜Ｄ７を供給する回路として例えばフラッシュ型Ａ／Ｄ
コンバータの比較器群の出力がある。
の回路は並列に取込まれる入力信号Ｄ１〜Ｄ７において
“Ｈ１１レベルからＬ Ｉ＋レベルに変化する境目を判
断し、バイナリコードに変換し出力線し１〜Ｌ３より出
力する回路である。入力信号Ｄ１〜Ｄ７は、入力信号隅
（ｉ−１〜１）が“ＨＩＴレベルであれば、ｉ＞ｊの入
力信号Ｄ・が全て“８１９レベルとなり、入力信号Ｄ・
がＬ Ｉｌル ベルであればｉ＜ｋの入力信号Ｄｋが全て゛ビルレベル
となる性質を有している。第３図で示したエンコード回
路は上記した性質（“Ｌパ、“” Ｉ−１”は逆でもよ
い）を有する入力信号Ｄ −０７間における“Ｌ Ｉ
＋レベルと“Ｈ１１レベルの境目を判断することでエン
コードする回路である。このような性質の入力信号Ｄ１
〜Ｄ７を供給する回路として例えばフラッシュ型Ａ／Ｄ
コンバータの比較器群の出力がある。
第３図に示すように、ナントゲートＡ。−Ａ７の入力は
、ナントゲートＡ７の一方入力である電源電圧を反転入
力信号ｒ５８と設定し、ナントゲートＡ。の他方入力の
電源電圧を入力信号り。と設定すると、ナントゲートＡ
Ｈ（ｉ ”’ Ｏ〜７）に対し、入力信号Ｄｉ１反転
入力信号ｎ１＋１が入力される。
、ナントゲートＡ７の一方入力である電源電圧を反転入
力信号ｒ５８と設定し、ナントゲートＡ。の他方入力の
電源電圧を入力信号り。と設定すると、ナントゲートＡ
Ｈ（ｉ ”’ Ｏ〜７）に対し、入力信号Ｄｉ１反転
入力信号ｎ１＋１が入力される。
つまり、互いに隣接する入力信号Ｄｏ−Ｄ８の一方の反
転値、他方の非反転値を入力信号としている。
転値、他方の非反転値を入力信号としている。
これらのナントゲートＡＨ（ｉ＝ｏ〜７）の出力は、３
ビツトの２進データに対応させて以下のように接続され
る。
ビツトの２進データに対応させて以下のように接続され
る。
■多出力線Ｌｊ（ｊ＝１〜３）に出力すべき値が°“１
パの場合、ソースが電源電圧、ドレインが出力線り、に
接続されたｐＭＯ８ｔ−ランジスタのゲートにナントゲ
ートＡ、の出力が接続される。
パの場合、ソースが電源電圧、ドレインが出力線り、に
接続されたｐＭＯ８ｔ−ランジスタのゲートにナントゲ
ートＡ、の出力が接続される。
■多出力線しｊに出力すべき値が“０”の場合、ソース
が接地レベル、ドレインが出力線Ｌｊに接続されたｎＭ
ＯＳトランジスタのゲートに、ナントゲートＡ・の出力
がインバーター、を介して接続される。
が接地レベル、ドレインが出力線Ｌｊに接続されたｎＭ
ＯＳトランジスタのゲートに、ナントゲートＡ・の出力
がインバーター、を介して接続される。
例えば、ナントゲートＡ４の出力のみがＬ″の時に、”
１００”を出力線Ｌ３．１２．１１より出力する構成
となる。従って、出力線Ｌ３にはソースが電源電圧、ド
レインが出力線Ｌ３に接続されたｎＭＯＳトランジスタ
のゲートにナントゲートＡ４の出力が印加される。また
、出力線Ｌ２゜Ｌｌには、ソースが接地レベル、ドレイ
ンが出力線し２（Ｌｌ）に接続されたそれぞれのｎＭＯ
Ｓトランジスタのゲートに、ナントゲートＡ４の出力が
インバーター４を介して印加される。
１００”を出力線Ｌ３．１２．１１より出力する構成
となる。従って、出力線Ｌ３にはソースが電源電圧、ド
レインが出力線Ｌ３に接続されたｎＭＯＳトランジスタ
のゲートにナントゲートＡ４の出力が印加される。また
、出力線Ｌ２゜Ｌｌには、ソースが接地レベル、ドレイ
ンが出力線し２（Ｌｌ）に接続されたそれぞれのｎＭＯ
Ｓトランジスタのゲートに、ナントゲートＡ４の出力が
インバーター４を介して印加される。
このような構成において、ナントゲートＡ。〜Ａ７の出
力を中間信号として考えると、入力信号と中間信号及び
出力の関係は表１に示すようになる。例えば入力信号り
。−Ｄ８がＮ １１１００００］であれば、表１に示す
ように、ナントゲートＡ４の出力のみが゛Ｌ″レベル（
＝０）となり、他のナントゲートＡ −Ａ３．Ａ５〜△
７の出力が全て゛Ｈ″レベル（−１）となる。
力を中間信号として考えると、入力信号と中間信号及び
出力の関係は表１に示すようになる。例えば入力信号り
。−Ｄ８がＮ １１１００００］であれば、表１に示す
ように、ナントゲートＡ４の出力のみが゛Ｌ″レベル（
＝０）となり、他のナントゲートＡ −Ａ３．Ａ５〜△
７の出力が全て゛Ｈ″レベル（−１）となる。
その結果、ナントゲートＡ４の出力にゲートが接続され
たｎＭＯＳトランジスタ及びインバータ■ を介してナ
ントゲートＡ４の出力にゲートが接続されたｎＭＯＳト
ランジスタのみがオンし、出力線Ｌ３は゛Ｈ″レベルに
、出力ｔｌＡ１２．１１は゛Ｌ″レベルに導かれる。従
って、表１に示すよう“１００”の２進データが出力線
Ｌ３〜Ｌ１より得られる。
たｎＭＯＳトランジスタ及びインバータ■ を介してナ
ントゲートＡ４の出力にゲートが接続されたｎＭＯＳト
ランジスタのみがオンし、出力線Ｌ３は゛Ｈ″レベルに
、出力ｔｌＡ１２．１１は゛Ｌ″レベルに導かれる。従
って、表１に示すよう“１００”の２進データが出力線
Ｌ３〜Ｌ１より得られる。
なお、第３図では説明の都合上７分割（３ビツト）のエ
ンコード回路を例に示したが、実際は分〔発明が解決し
ようとする課題〕 従来のエンコード回路は以上のように構成されており、
Ｎ対の入力信号（反転信号、非反転信号）に対してＮ＋
１個のナントゲート及びインバータを必要とするため、
消費電力が増加してしまう問題点があった。また、これ
らのゲート（ナントゲート、インバータ）による伝播遅
延が生じ動作が遅くなるという問題点があった。
ンコード回路を例に示したが、実際は分〔発明が解決し
ようとする課題〕 従来のエンコード回路は以上のように構成されており、
Ｎ対の入力信号（反転信号、非反転信号）に対してＮ＋
１個のナントゲート及びインバータを必要とするため、
消費電力が増加してしまう問題点があった。また、これ
らのゲート（ナントゲート、インバータ）による伝播遅
延が生じ動作が遅くなるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、消費電力の低減化及び高速動作を図ったエン
コード回路を得ることを目的とする。
たもので、消費電力の低減化及び高速動作を図ったエン
コード回路を得ることを目的とする。
この発明にかかるエンコード回路は、並列に取込まれる
複数本の入力信号間における“Ｌ″。
複数本の入力信号間における“Ｌ″。
ＩＩ Ｈ１１レベルの境目を判断し、所定の出力形式に
変換して複数の出力線よりエンコードデータを出力する
ことでエンコードを行う回路であって、互いに隣接する
前記入力信号の一方の信号の反転値をゲートに入力した
第１のトランジスタと、他方の信号の非反転値をゲート
に入力した前記第１のトランジスタと同じ導電形式の第
２のトランジスタを所定電位レベルと前記出力線間に直
列に接続し、前記第１．第２のトランジスタが共にオン
した時にはじめて前記出力線を前記所定電位に導くこと
でエンコードを行っている。
変換して複数の出力線よりエンコードデータを出力する
ことでエンコードを行う回路であって、互いに隣接する
前記入力信号の一方の信号の反転値をゲートに入力した
第１のトランジスタと、他方の信号の非反転値をゲート
に入力した前記第１のトランジスタと同じ導電形式の第
２のトランジスタを所定電位レベルと前記出力線間に直
列に接続し、前記第１．第２のトランジスタが共にオン
した時にはじめて前記出力線を前記所定電位に導くこと
でエンコードを行っている。
この発明における所定電位レベル、前記出力線間に直列
に接続された同じ導電型式の第１及び第２のトランジス
タは、各ゲートそれぞれに同一レベルの活性化信号が入
力された時のみ、共にオンする。
に接続された同じ導電型式の第１及び第２のトランジス
タは、各ゲートそれぞれに同一レベルの活性化信号が入
力された時のみ、共にオンする。
第１図はこの発明の一実施例であるエンコード回路を示
す回路図である。同図に示す″ように、直列接続された
２つのｐＭｏＳトランジスタＱ１゜Ｑ２、直列接続され
た２つのｎＭＯＳトランジスタＱ３．Ｑ４、入力信号Ｄ
−Ｄ８及び反転入力信号Ｕ 〜口、が３ビツトのバイ
ナリデータに対応させて以下のように接続される。
す回路図である。同図に示す″ように、直列接続された
２つのｐＭｏＳトランジスタＱ１゜Ｑ２、直列接続され
た２つのｎＭＯＳトランジスタＱ３．Ｑ４、入力信号Ｄ
−Ｄ８及び反転入力信号Ｕ 〜口、が３ビツトのバイ
ナリデータに対応させて以下のように接続される。
■冬山力線［・（Ｊ＝１〜３）に出力すべき値が１”の
場合、直列に接続された２つのｐＭＯＳＭｏＳトランジ
スタＱ１のトランジスタＱ１のソースに電源電圧が接続
され、トランジスタＱ２のドレインに出力線Ｌｊが接続
される。そして、トランジスタＱ２のゲートに反転入力
信号５ ＋ （＋ ＝１〜７）、トランジスタＱ１のゲ
ートに入力信号隅＋１が接続される。
場合、直列に接続された２つのｐＭＯＳＭｏＳトランジ
スタＱ１のトランジスタＱ１のソースに電源電圧が接続
され、トランジスタＱ２のドレインに出力線Ｌｊが接続
される。そして、トランジスタＱ２のゲートに反転入力
信号５ ＋ （＋ ＝１〜７）、トランジスタＱ１のゲ
ートに入力信号隅＋１が接続される。
■缶出力線Ｌｊ（ｊ＝１〜３）に出力すべき値が“０″
の場合、直列に接続された２つのｎＭＯ８トランジスタ
Ｑ３．Ｑ４のトランジスタＱ４のソースが接地レベルに
され、トランジスタＱ３のドレインが出力線し、に接続
される。そして、１−ランジスりＱ４のゲートに入力信
号ＤＨ（ｉ ＝Ｏ〜６）が、トランジスタＱ３のゲート
に反転入力信号’ ｉ＋１が接続される。
の場合、直列に接続された２つのｎＭＯ８トランジスタ
Ｑ３．Ｑ４のトランジスタＱ４のソースが接地レベルに
され、トランジスタＱ３のドレインが出力線し、に接続
される。そして、１−ランジスりＱ４のゲートに入力信
号ＤＨ（ｉ ＝Ｏ〜６）が、トランジスタＱ３のゲート
に反転入力信号’ ｉ＋１が接続される。
なお、■か■の判断は、入力信号り、、Ｄ、＋１督
（反転入力信号Ｕ、、ＩＮ、＋１＞がゲートに入力され
るトランジスタ０１〜Ｑ４において、ｉの表ねす２進コ
ードに対応させる（ｉ＝４ならば１００２）ことにより
行っている。
るトランジスタ０１〜Ｑ４において、ｉの表ねす２進コ
ードに対応させる（ｉ＝４ならば１００２）ことにより
行っている。
このような構成において、例えば入力信号Ｄ１〜Ｄ７の
パターンが［１，１，１，１，０，ＣＬ。
パターンが［１，１，１，１，０，ＣＬ。
０１であれば、入力信号Ｄ５ （”Ｌ”）及び反転入力
信号ｒ５４ （“Ｌ″）がゲートに入力される直列接続
ｐＭＯＳトランジスタ群Ｑ１．Ｑ２のみが共にオンし、
出力線Ｌ３を゛Ｈ″レベルに導く。
信号ｒ５４ （“Ｌ″）がゲートに入力される直列接続
ｐＭＯＳトランジスタ群Ｑ１．Ｑ２のみが共にオンし、
出力線Ｌ３を゛Ｈ″レベルに導く。
また、入力信号Ｄ４ （“Ｈ″）及び反転入力信号口、
（“”Ｈ”）がゲートに入力される直列接続ｎＭＯＳト
ランジスタ群Ｑ３．Ｑ４のみが共にオンし、出力線Ｌ１
及びＬ２を接地レベルに導く。従って、出力線し３〜Ｌ
１よりビットデータ（１００）２を得ることができる。
（“”Ｈ”）がゲートに入力される直列接続ｎＭＯＳト
ランジスタ群Ｑ３．Ｑ４のみが共にオンし、出力線Ｌ１
及びＬ２を接地レベルに導く。従って、出力線し３〜Ｌ
１よりビットデータ（１００）２を得ることができる。
以上のことから、表１で示した入力信号Ｄ１〜Ｄ７に対
する２進コードの出力信号８３〜Ｂ１を得ていることが
わかる。従って、従来回路に比ベナンドゲートＡ −
Ａ 、インバーター。−１６が取除かれた分、消費電
流の低減化が図れる。また、入力信号Ｄ−Ｄ８ （反転
入力信号口１〜ｒ５７）がナントゲート等を介さずに直
接、トランジスタ０１〜Ｑ４のゲートに印加される構成
によりゲートの伝播遅延がなくなり高速動作が実現する
。
する２進コードの出力信号８３〜Ｂ１を得ていることが
わかる。従って、従来回路に比ベナンドゲートＡ −
Ａ 、インバーター。−１６が取除かれた分、消費電
流の低減化が図れる。また、入力信号Ｄ−Ｄ８ （反転
入力信号口１〜ｒ５７）がナントゲート等を介さずに直
接、トランジスタ０１〜Ｑ４のゲートに印加される構成
によりゲートの伝播遅延がなくなり高速動作が実現する
。
なお、この実施例ではｃＭＯｓタイプのエンコード回路
について説明したが、第２図に示すようにエンコードに
用いるトランジスタをｎチャネルのトランジスタのみを
用いたスートｎＭＯｓタイプの工′ンコード回路にも適
用できる。
について説明したが、第２図に示すようにエンコードに
用いるトランジスタをｎチャネルのトランジスタのみを
用いたスートｎＭＯｓタイプの工′ンコード回路にも適
用できる。
この構成では、ゲートが接地レベルのｎＭＯＳトランジ
スタを出力線Ｌ１〜Ｌ３．電源電圧間にそれぞれ設け、
■で述べた各出力線Ｌｊに出力すべき値が°“０″の場
合のみ、ｎＭＯＳトランジスタと入力信号り。−０６（
反転入力信号σ１〜ｒ５７）の設定だけ行っている。こ
のエンコード回路においても、従来のスートｎＭＯｓタ
イプのエンコード回路に比べ、低消費電力化、高速処理
が実現されている。
スタを出力線Ｌ１〜Ｌ３．電源電圧間にそれぞれ設け、
■で述べた各出力線Ｌｊに出力すべき値が°“０″の場
合のみ、ｎＭＯＳトランジスタと入力信号り。−０６（
反転入力信号σ１〜ｒ５７）の設定だけ行っている。こ
のエンコード回路においても、従来のスートｎＭＯｓタ
イプのエンコード回路に比べ、低消費電力化、高速処理
が実現されている。
また、直列接続されたトランジスタＱ１．Ｑ２又はＱ３
．Ｑ４の個数として２個の接続を示したが、直列に３個
以上接続する構成でもよい。例えば３個の直列接続の場
合には直列接続されたｎＭＯＳトランジスタのゲートに
はそれぞれ入力信号Ｄ・ １反転入力信号■・、ｒ５１
−１を接続し、直１＋１
１列接続されたｎＭＯＳトランジスタのゲートには、そ
れぞれ反転入力信号口・ 、入力信号Ｄｉ。
．Ｑ４の個数として２個の接続を示したが、直列に３個
以上接続する構成でもよい。例えば３個の直列接続の場
合には直列接続されたｎＭＯＳトランジスタのゲートに
はそれぞれ入力信号Ｄ・ １反転入力信号■・、ｒ５１
−１を接続し、直１＋１
１列接続されたｎＭＯＳトランジスタのゲートには、そ
れぞれ反転入力信号口・ 、入力信号Ｄｉ。
１＋１
Ｄｉ−１を接続することで実現でき、同様の効果が得ら
れる。
れる。
また、これらの実施例ではＭｏＳトランジスタを使用し
たが、入力信号の“ｌ」”、“Ｌ”に対して導通・遮断
に相当する動作ができる他の素子、例えばバイポーラト
ランジスタやジャンクションＦＥＴを用いても、この発
明を実現できる。
たが、入力信号の“ｌ」”、“Ｌ”に対して導通・遮断
に相当する動作ができる他の素子、例えばバイポーラト
ランジスタやジャンクションＦＥＴを用いても、この発
明を実現できる。
また、これらの実施例ではバイナリコードに変換してエ
ンコードする例を示したが、グレイコード等信の２進コ
ードに変換するエンコード回路に対してもこの発明を適
用することができる。
ンコードする例を示したが、グレイコード等信の２進コ
ードに変換するエンコード回路に対してもこの発明を適
用することができる。
以上説明したように、この発明によれば、所定電位レベ
ルと出力線間において直列に接続された第１．第２のト
ランジスタのそれぞれのゲートに、互いに隣接する入力
信号の一方の信号の反転値と他方の信号の非反転値を入
力することで、並列に取込まれた複数の入力信号間にお
ける１１１ Ｉ＋。
ルと出力線間において直列に接続された第１．第２のト
ランジスタのそれぞれのゲートに、互いに隣接する入力
信号の一方の信号の反転値と他方の信号の非反転値を入
力することで、並列に取込まれた複数の入力信号間にお
ける１１１ Ｉ＋。
“Ｈ″レベル境目を判所し、共にオンすることではじめ
て出力線を所定電位に導きエンコードを行うため、素子
数域による低消費電力化及び高速化が図れる。
て出力線を所定電位に導きエンコードを行うため、素子
数域による低消費電力化及び高速化が図れる。
第１図はこの発明の一実施例であるエンコード回路を示
す回路図、第２図はこの発明の他の実施例であるエンコ
ード回路を示す回路図、第３図は従来のエンコード回路
を示す回路図である。 図において、Ｑｌ、Ｑ２はｐＭＯＳトランジスタ、Ｑ３
．Ｑ４はｎＭＯ８トランジスタ、Ｄｏ〜Ｄ は入力信号
、′Ｕ５１〜Ｔ５７は反転入力信号、１−１〜Ｌ３は出
力線である。 なお、各図中同一符号は同一または相当部分を・ 示す
。 第１図 ８３ Ｆ５１ Ｂｌ 第２図 ８３ Ｂ２ Ｂｌ 第３図
す回路図、第２図はこの発明の他の実施例であるエンコ
ード回路を示す回路図、第３図は従来のエンコード回路
を示す回路図である。 図において、Ｑｌ、Ｑ２はｐＭＯＳトランジスタ、Ｑ３
．Ｑ４はｎＭＯ８トランジスタ、Ｄｏ〜Ｄ は入力信号
、′Ｕ５１〜Ｔ５７は反転入力信号、１−１〜Ｌ３は出
力線である。 なお、各図中同一符号は同一または相当部分を・ 示す
。 第１図 ８３ Ｆ５１ Ｂｌ 第２図 ８３ Ｂ２ Ｂｌ 第３図
Claims (1)
- （１）並列に取込まれる複数の入力信号間における“Ｌ
”、“Ｈ”レベルの境目を判断し、所定の出力形式に変
換して複数の出力線よりエンコードデータを出力するエ
ンコード回路において、互いに隣接する前記入力信号の
一方の信号の反転値をゲートに入力した第１のトランジ
スタと、他方の信号の非反転値をゲートに入力した前記
第１のトランジスタと同じ導電形式の第２のトランジス
タを所定電位レベルと前記出力線間に直列に接続し、 前記第１、第２のトランジスタが共にオンした時にはじ
めて前記出力線を前記所定電位レベルに導くことでエン
コードを行うことを特徴とするエンコード回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033232A JPH07118656B2 (ja) | 1988-02-15 | 1988-02-15 | エンコード回路 |
| US07/310,112 US4958157A (en) | 1988-02-15 | 1989-02-14 | Encoder circuit with series connected output switching transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033232A JPH07118656B2 (ja) | 1988-02-15 | 1988-02-15 | エンコード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01208028A true JPH01208028A (ja) | 1989-08-22 |
| JPH07118656B2 JPH07118656B2 (ja) | 1995-12-18 |
Family
ID=12380712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63033232A Expired - Lifetime JPH07118656B2 (ja) | 1988-02-15 | 1988-02-15 | エンコード回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4958157A (ja) |
| JP (1) | JPH07118656B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237326A (en) * | 1989-02-02 | 1993-08-17 | Samsung Electronics Co., Ltd. | Flash type analog-to-digital converter having MOS comparators |
| US5260706A (en) * | 1990-03-29 | 1993-11-09 | Samsung Electronics Co., Ltd. | Priority encoder |
| JP2791519B2 (ja) * | 1991-11-20 | 1998-08-27 | 三菱電機株式会社 | ２進データ発生回路およびａ／ｄ変換器 |
| US5489905A (en) * | 1993-12-08 | 1996-02-06 | At&T Corp. | Merged decoding circuit for analog-to-digital flash conversion |
| US5644312A (en) * | 1994-11-30 | 1997-07-01 | Analog Devices, Inc. | Rom encoder circuit for flash ADC'S with transistor sizing to prevent sparkle errors |
| JP2002094378A (ja) * | 2000-09-13 | 2002-03-29 | Fujitsu Ltd | Ｄ／ａコンバータ |
| US7283068B2 (en) * | 2002-07-08 | 2007-10-16 | Stmicroelectronics Pvt. Ltd. | Binary decoders in electronic integrated circuits |
| JP4133244B2 (ja) * | 2002-11-13 | 2008-08-13 | 三菱電機株式会社 | 表示装置 |
| US12316351B2 (en) * | 2021-12-20 | 2025-05-27 | Intel Corporation | Self-organized encoder architectures including blind input swapping support |
Family Cites Families (7)
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|---|---|---|---|---|
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| JPS58184819A (ja) * | 1982-04-22 | 1983-10-28 | Toshiba Corp | 並列形アナログ−デイジタル変換回路 |
| US4507649A (en) * | 1982-05-24 | 1985-03-26 | Rca Corporation | Flash A/D converter having reduced input loading |
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| JPS62146021A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | Ｃｍｏｓエンコ−ド回路 |
| JPH0754910B2 (ja) * | 1986-03-10 | 1995-06-07 | 株式会社日立製作所 | Ａｄ変換器 |
-
1988
- 1988-02-15 JP JP63033232A patent/JPH07118656B2/ja not_active Expired - Lifetime
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1989
- 1989-02-14 US US07/310,112 patent/US4958157A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118656B2 (ja) | 1995-12-18 |
| US4958157A (en) | 1990-09-18 |
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