JPH01209765A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH01209765A JPH01209765A JP63034576A JP3457688A JPH01209765A JP H01209765 A JPH01209765 A JP H01209765A JP 63034576 A JP63034576 A JP 63034576A JP 3457688 A JP3457688 A JP 3457688A JP H01209765 A JPH01209765 A JP H01209765A
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- Japan
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- contact layer
- stepped portion
- electrode
- semiconductor film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は薄膜ｌ・ランジスクに係り、特にチャネル領域
が基板に対して重置方向に形成される縦型薄膜トランジ
スタに関する。
が基板に対して重置方向に形成される縦型薄膜トランジ
スタに関する。
液晶テレビ等に使用される液晶表示装置としては、高コ
ントラスト及び高時分割駆動が要求されるために、アク
ティブマトリクス方式を用いることが提案されている。
ントラスト及び高時分割駆動が要求されるために、アク
ティブマトリクス方式を用いることが提案されている。
このアクティブマトリクス方式の液晶表示装置は、画素
となる透明電極及びこの透明電極に接続されたスイッチ
ング素子をマトリクス状に複数配列した基板と、この基
板に配列された複数の透明電極に対向する他方の透明電
極を設けた基板と、及びこれらの基板間に封入された液
晶とを備えている。そして、前記スイッチング素子とし
て、薄膜トランジスタを用いることが提案されている。
となる透明電極及びこの透明電極に接続されたスイッチ
ング素子をマトリクス状に複数配列した基板と、この基
板に配列された複数の透明電極に対向する他方の透明電
極を設けた基板と、及びこれらの基板間に封入された液
晶とを備えている。そして、前記スイッチング素子とし
て、薄膜トランジスタを用いることが提案されている。
ところで上述した様に、液晶表示装置のスイッチング素
子として用いられる薄膜トランジスタ（以下ＴＰＴとい
う）としては、小さい素子面積で、かつ大きな電流を流
すことが望ましい。
子として用いられる薄膜トランジスタ（以下ＴＰＴとい
う）としては、小さい素子面積で、かつ大きな電流を流
すことが望ましい。
然して、ＴＰＴが動作する時にソース、ドレイン間に流
れる電流、つまりオン電流の大きさは半導体膜のチャン
ネル長に依存し、このチャンネル長が短い程オン電流は
大き（なる、ところがｖｔ型ＴＰＴは、その製造工程中
に用いられるフォトリソグラフィ工程中上のバクーニン
グ精度に限界があるのでチャンネル長を短くすることが
できず、ソース、ドレイン電極を大き（することができ
ない、また、その素子面積はチャンネル長により決定さ
れ１、このチャンネル長の短縮には工程上のエツチング
精度に限界があるので素子面積を小さくすることがてき
なかった。この問題を解決するために縦型ＴＰＴが考え
られた。
れる電流、つまりオン電流の大きさは半導体膜のチャン
ネル長に依存し、このチャンネル長が短い程オン電流は
大き（なる、ところがｖｔ型ＴＰＴは、その製造工程中
に用いられるフォトリソグラフィ工程中上のバクーニン
グ精度に限界があるのでチャンネル長を短くすることが
できず、ソース、ドレイン電極を大き（することができ
ない、また、その素子面積はチャンネル長により決定さ
れ１、このチャンネル長の短縮には工程上のエツチング
精度に限界があるので素子面積を小さくすることがてき
なかった。この問題を解決するために縦型ＴＰＴが考え
られた。
縦型’ｒ Ｆ Ｔは、そのチャンネルが堆積された半導
体膜の膜厚方向、即ち基板に対して垂直方向に形成され
るため、踏板に対して平行にチャンネルが形成される横
型ＴＰＴよりもチャネル長を短かくすることができ大き
なオン電流を得ることができる。また、基板上の素子面
積はチャンネル長を考慮する必要がないので微細化が用
窓である。このように縦型ＴＰＴは、そのチャネル瓜を
極めて短か（できるので横型ＴＰＴに比べて、チャネル
幅を極めて短くでき、大きなソース、ドレイン電極を得
ることができ、かつ基板上の面積も非常に小さ（できる
、したがって縦型ＴＰＴを前述の如（アクティブマトリ
クス方式の液晶表示装置のスイッチング素子に用いた場
合、横型ＴＰＴをスイッチング素子に用いた場合に比べ
画素となる透明電極の開口率を大きくすることができ、
画像品質が向上する。
体膜の膜厚方向、即ち基板に対して垂直方向に形成され
るため、踏板に対して平行にチャンネルが形成される横
型ＴＰＴよりもチャネル長を短かくすることができ大き
なオン電流を得ることができる。また、基板上の素子面
積はチャンネル長を考慮する必要がないので微細化が用
窓である。このように縦型ＴＰＴは、そのチャネル瓜を
極めて短か（できるので横型ＴＰＴに比べて、チャネル
幅を極めて短くでき、大きなソース、ドレイン電極を得
ることができ、かつ基板上の面積も非常に小さ（できる
、したがって縦型ＴＰＴを前述の如（アクティブマトリ
クス方式の液晶表示装置のスイッチング素子に用いた場
合、横型ＴＰＴをスイッチング素子に用いた場合に比べ
画素となる透明電極の開口率を大きくすることができ、
画像品質が向上する。
第２図は従来の縦型ＴＰＴの断面図である。
同図に示すように、絶縁性基板１上の片側端にクロム（
Ｃｒ）等から成るソース電極２が形成され、そのソース
電極２上の片側端にリン（Ｐ）等のドーピングされたｎ
）アモルファスシリコンから成る第１のコンタクト層３
が形成されている。
Ｃｒ）等から成るソース電極２が形成され、そのソース
電極２上の片側端にリン（Ｐ）等のドーピングされたｎ
）アモルファスシリコンから成る第１のコンタクト層３
が形成されている。
さらにこのソース電極２と第１のコンタクト層３の積層
部分の片側端と絶縁性基板ｌ上の前記ソース電極２が形
成されていない部分に窒化シリコン（ＳｉＮ）等から成
る第１の絶縁１１！２！ ４が形成されている。そして
、この第１の絶縁膜４上にはリン（１’）等のドーピン
グされたｎ＋アモルファスシリコンから成る第２のコン
タクト層５とクロム（Ｃｒ）等から成るドレイン電Ｆｆ
Ａ６が順次積層形成されており、前記第１のコンタクト
Ｎ３上の前記第１の絶縁膜４が形成されていない部分、
及び前記第１の絶縁膜４と前記第２のコンタクトＷＩ５
と前記ドレイン電極６との積層部分を被覆して真性アモ
ルファスシリコンから成る半導体膜７が形成され°ζい
る。さらにこの半導体膜７の表面と、ソース電極２及び
ドレイン電極６の一部とを被覆し°ζ窒化シリコン（Ｓ
ｉ Ｎ）等から成る第２の絶縁膜（ゲート絶縁膜）８
が形成されている。また、半導体膜７の上方の第２の絶
縁膜８上にはアルミニウム（Ａ７り等から成るゲート電
極９が形成され°ζいる。この様に、従来の縦型ＴＰＴ
は、上記の如く各々の電極や層がオーバーラツプしてい
るためゲート電ｉ９と第１のコンタクト層３との間、ゲ
ート電極９とソース電極２との間、ゲート電極９と第２
のコンタク１１１５との間、ゲー！・電極９とドレイン
電極６との間、第１のコンタクＩ−ｒｒＪ３と第２のコ
ンタクト層５との間のそれぞれに正なり面積が大きいた
めに、大きな寄生容量が生じる。
部分の片側端と絶縁性基板ｌ上の前記ソース電極２が形
成されていない部分に窒化シリコン（ＳｉＮ）等から成
る第１の絶縁１１！２！ ４が形成されている。そして
、この第１の絶縁膜４上にはリン（１’）等のドーピン
グされたｎ＋アモルファスシリコンから成る第２のコン
タクト層５とクロム（Ｃｒ）等から成るドレイン電Ｆｆ
Ａ６が順次積層形成されており、前記第１のコンタクト
Ｎ３上の前記第１の絶縁膜４が形成されていない部分、
及び前記第１の絶縁膜４と前記第２のコンタクトＷＩ５
と前記ドレイン電極６との積層部分を被覆して真性アモ
ルファスシリコンから成る半導体膜７が形成され°ζい
る。さらにこの半導体膜７の表面と、ソース電極２及び
ドレイン電極６の一部とを被覆し°ζ窒化シリコン（Ｓ
ｉ Ｎ）等から成る第２の絶縁膜（ゲート絶縁膜）８
が形成されている。また、半導体膜７の上方の第２の絶
縁膜８上にはアルミニウム（Ａ７り等から成るゲート電
極９が形成され°ζいる。この様に、従来の縦型ＴＰＴ
は、上記の如く各々の電極や層がオーバーラツプしてい
るためゲート電ｉ９と第１のコンタクト層３との間、ゲ
ート電極９とソース電極２との間、ゲート電極９と第２
のコンタク１１１５との間、ゲー！・電極９とドレイン
電極６との間、第１のコンタクＩ−ｒｒＪ３と第２のコ
ンタクト層５との間のそれぞれに正なり面積が大きいた
めに、大きな寄生容量が生じる。
このため高周波動作を行うことはできなかった。
本発明は上記従来の問題点に鑑み、高周波動作が可能な
薄膜トランジスタを提供することを目的とする。
薄膜トランジスタを提供することを目的とする。
本発明は上記目的を達成するために、段差部をａする絶
縁性基板と該絶縁性基板の前記段差部側面に沿って前記
絶縁性基板の下段部上面に順次、ＭＩＨされた第１の電
極と第１のコンタクＩ−Ｎと半導体膜と、該半導体の側
面に沿って前記絶縁性基板の上段部上面に順次、積層さ
れた第２の電極及び第２のコンタク１−Ｐｉと、前記第
１のコンタクト層と前記第２のコンタクｌ−層及び前記
半導体膜を被覆する段差部を有したゲート絶縁膜と、該
ゲート絶！ｌ膜の段差部の側面に沿って配設されたゲー
ト電極を有することを特徴とする。
縁性基板と該絶縁性基板の前記段差部側面に沿って前記
絶縁性基板の下段部上面に順次、ＭＩＨされた第１の電
極と第１のコンタクＩ−Ｎと半導体膜と、該半導体の側
面に沿って前記絶縁性基板の上段部上面に順次、積層さ
れた第２の電極及び第２のコンタク１−Ｐｉと、前記第
１のコンタクト層と前記第２のコンタクｌ−層及び前記
半導体膜を被覆する段差部を有したゲート絶縁膜と、該
ゲート絶！ｌ膜の段差部の側面に沿って配設されたゲー
ト電極を有することを特徴とする。
以下図面を参照しながら本発明の実施例について説明す
る。第１図（ｈ）は本発明の一実施例の縦型ＴＰＴの断
面図である。同図（ｈ）に示すようにガラス基板等から
成る絶縁性基板２１は上段面、下段面及びこれらの面を
つなぐ側面からなるｒＩｔ差部１３を形成しており、そ
の絶縁性！Ｆｉ２１の下段面にソース電極２２が、また
上段面にドレイン電極２３が形成されている。ソースｆ
ｆ電極２２、ドレイン電極２３は、例えばクロム（Ｃｒ
）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステ
ン（Ｗ）等から成る。また、ソース電極２２上の段差部
１３側及びドレイン電極２３上の段差部１３側には、そ
れぞれリン（Ｐ）等のドーピングされたｎトアモルファ
スシリコンから成る第１のコンタク１−ｕ２４及び第２
のコンタクｔ・ｍ２５が形成されζおり、これら第１１
第２のコンタクｌ−１４２４，２５を電気的に接続する
にうに真性アモルファスシリコンから成る半導体膜２６
が、前記絶縁性Ｊ！ｉ坂２１の段差部１３の側面及びド
レイン電極２３と第２のコンタクト層２５の積層部側面
に沿って第１のコンタクＩ−Ｊｉ２４上に形成されてい
る。前記第１のコンタクト層２４、前記半導体膜２６及
び前記第２のコンタク）ｍ２５を被覆して窒化シリコン
（ＳｉＮ）等から成るゲート絶縁膜２７が形成され、そ
のゲート絶縁膜２７の段差部の側面に沿ってアルミニウ
ム（Ａｊり等から成るゲート電極２８が形成されている
。
る。第１図（ｈ）は本発明の一実施例の縦型ＴＰＴの断
面図である。同図（ｈ）に示すようにガラス基板等から
成る絶縁性基板２１は上段面、下段面及びこれらの面を
つなぐ側面からなるｒＩｔ差部１３を形成しており、そ
の絶縁性！Ｆｉ２１の下段面にソース電極２２が、また
上段面にドレイン電極２３が形成されている。ソースｆ
ｆ電極２２、ドレイン電極２３は、例えばクロム（Ｃｒ
）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステ
ン（Ｗ）等から成る。また、ソース電極２２上の段差部
１３側及びドレイン電極２３上の段差部１３側には、そ
れぞれリン（Ｐ）等のドーピングされたｎトアモルファ
スシリコンから成る第１のコンタク１−ｕ２４及び第２
のコンタクｔ・ｍ２５が形成されζおり、これら第１１
第２のコンタクｌ−１４２４，２５を電気的に接続する
にうに真性アモルファスシリコンから成る半導体膜２６
が、前記絶縁性Ｊ！ｉ坂２１の段差部１３の側面及びド
レイン電極２３と第２のコンタクト層２５の積層部側面
に沿って第１のコンタクＩ−Ｊｉ２４上に形成されてい
る。前記第１のコンタクト層２４、前記半導体膜２６及
び前記第２のコンタク）ｍ２５を被覆して窒化シリコン
（ＳｉＮ）等から成るゲート絶縁膜２７が形成され、そ
のゲート絶縁膜２７の段差部の側面に沿ってアルミニウ
ム（Ａｊり等から成るゲート電極２８が形成されている
。
このように本実施例の縦型ＴＰＴは、各々の電極や層の
オーバーランプを最小限にしたため、従来の縦型ＴＰＴ
で生じていた第１のコンタクト層２４と第２のコンタク
ト７！２５との間の寄生容量が無い、さらに、ゲート電
極２８とドレイン電極２３との間の寄生容量も無いので
寄生容量の値は従来の縦型ＴＰＴよりも著しく減少する
。したがって、伝達特性が向上し高周波動作が可能にな
る。
オーバーランプを最小限にしたため、従来の縦型ＴＰＴ
で生じていた第１のコンタクト層２４と第２のコンタク
ト７！２５との間の寄生容量が無い、さらに、ゲート電
極２８とドレイン電極２３との間の寄生容量も無いので
寄生容量の値は従来の縦型ＴＰＴよりも著しく減少する
。したがって、伝達特性が向上し高周波動作が可能にな
る。
次に以上のように構成された本実施例の製造方法を第１
ｖ！Ｊ（＋３）〜（ｈ）を参照しながら説明する。
ｖ！Ｊ（＋３）〜（ｈ）を参照しながら説明する。
まず、第１図（ｎ）に示すように、ホトリソグラフィ工
程によりガラス基板等から成る絶縁性基板２１上にホト
レジスト・パターン１２を形成した後、ＣＦ４ガス等を
用いた反応性イオンエツチング（１？ｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりホトレジスト・パタ
ーン１２の形成されていない絶縁性基板２１の表面を数
μｍエツチングする０反応性イオンエツチング法による
エツチングはサイドエツチングの少ない垂直方向への方
向性が強い異方性エンチングであるため、絶縁性基板２
１の段差部１３の側面はほぼ垂直に加工される。
程によりガラス基板等から成る絶縁性基板２１上にホト
レジスト・パターン１２を形成した後、ＣＦ４ガス等を
用いた反応性イオンエツチング（１？ｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりホトレジスト・パタ
ーン１２の形成されていない絶縁性基板２１の表面を数
μｍエツチングする０反応性イオンエツチング法による
エツチングはサイドエツチングの少ない垂直方向への方
向性が強い異方性エンチングであるため、絶縁性基板２
１の段差部１３の側面はほぼ垂直に加工される。
次に、電子ビーム蒸着法等の垂直方向への方向性が強い
ｇ膜形成法により、絶縁性基板２１の表面にクロム（Ｃ
ｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングス
テン（Ｗ）等の金属膜を例えば約２０００人の厚さに付
着させる。！！直方向への方向性が強い″４膜形成法を
用いることにより、絶縁性基板２１の段差部１３の側面
にはほとんど金属膜は付着されない、この後絶縁性基Ｆ
ｉ２１仝体を前記金属膜のエツチング溶液に短時間浸し
、絶縁性基板２１の段差部１３の側面に付着された金属
膜を完全に除去する。このことにより、第１図（ｂ）に
示す様にＩ２１縁性基Ｆｉ２１の下段面にソース電極２
２が上段面にドレイン電極２３が形成される。
ｇ膜形成法により、絶縁性基板２１の表面にクロム（Ｃ
ｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングス
テン（Ｗ）等の金属膜を例えば約２０００人の厚さに付
着させる。！！直方向への方向性が強い″４膜形成法を
用いることにより、絶縁性基板２１の段差部１３の側面
にはほとんど金属膜は付着されない、この後絶縁性基Ｆ
ｉ２１仝体を前記金属膜のエツチング溶液に短時間浸し
、絶縁性基板２１の段差部１３の側面に付着された金属
膜を完全に除去する。このことにより、第１図（ｂ）に
示す様にＩ２１縁性基Ｆｉ２１の下段面にソース電極２
２が上段面にドレイン電極２３が形成される。
次に、第１図（０）に示すようにＥＣＲプラズマＣＶＤ
法（ｉ！吊子サイクロトロン共鳴プラズマＣＶＤ法によ
りリン（Ｐ）等のドーピングされたｎ÷アモルファスシ
リコン１４を例えば５００人の厚さに堆積させる。ＥＣ
ＲプラズマＣＶＤ法は垂直方向への方向性が強いので絶
縁性基板２１の段差部１３の側面に付着するｎ（アモル
ファスシリコン１４の厚さは絶縁性基板２１の平坦部（
上段面と下段面）に付着するｎ＋アモルファスシリコン
１４に比べて極めて薄（、例えばＩＩＦと１１ Ｎ Ｏ
３の混合液を用いて絶縁性基板２１の全面を所定時間エ
ツチングすることにより、段差部１３の側面に付着した
ｎ４アモルファスシリコン１４のみを除去することがで
きる。さらにホストレジストパターン１５を絶縁性基板
２１の段差部１３の側面を含んでドレイン電Ｆ１２３と
ｎ＋アモルファスシリコン１４とが成る積層された部分
の前記段差部１３の側面側とソースＴＡ極２２とｎ＋ア
モルファスシリコン１４とがｍ層された部分の前記段差
部１３の側面側の一部を覆って形成した後、エッチング
を行い、第１図（ｄ）に示すように第１のコンタクト層
２４、第２のコンタクト層２５を形成する。
法（ｉ！吊子サイクロトロン共鳴プラズマＣＶＤ法によ
りリン（Ｐ）等のドーピングされたｎ÷アモルファスシ
リコン１４を例えば５００人の厚さに堆積させる。ＥＣ
ＲプラズマＣＶＤ法は垂直方向への方向性が強いので絶
縁性基板２１の段差部１３の側面に付着するｎ（アモル
ファスシリコン１４の厚さは絶縁性基板２１の平坦部（
上段面と下段面）に付着するｎ＋アモルファスシリコン
１４に比べて極めて薄（、例えばＩＩＦと１１ Ｎ Ｏ
３の混合液を用いて絶縁性基板２１の全面を所定時間エ
ツチングすることにより、段差部１３の側面に付着した
ｎ４アモルファスシリコン１４のみを除去することがで
きる。さらにホストレジストパターン１５を絶縁性基板
２１の段差部１３の側面を含んでドレイン電Ｆ１２３と
ｎ＋アモルファスシリコン１４とが成る積層された部分
の前記段差部１３の側面側とソースＴＡ極２２とｎ＋ア
モルファスシリコン１４とがｍ層された部分の前記段差
部１３の側面側の一部を覆って形成した後、エッチング
を行い、第１図（ｄ）に示すように第１のコンタクト層
２４、第２のコンタクト層２５を形成する。
続けて、第１図（ｄ）に示すようにプラズマＣＶＤ法等
により絶縁性基板２１上に形成されたソース電極２２、
ドレイン電極２３、第１のコンタクトｒｆ２４、第２の
コンタクト層２５を覆って直性アモルファスシリコン１
６を例えば約１０００人の厚さに堆積させる。プラズマ
ＣＶＤ法は段差被覆性が良いのでΩ性アモルファスシリ
コン１６は段差部１３の側面でも充分な厚さに形成され
る。そして、第１図（Ｌ）に示すように反応性イオンエ
ツチング法により例えばＣＦ４ガスを用いて真性アモル
ファスシリコン１６の全面をエツチングして半導体膜２
６を形成する０反応性イオンエラグ・フグ法は前述した
ように垂直方向への方向性が強（、強い異方性があるの
で、段差部１３の側面に形成された半導体膜２Ｇのみを
残して、（ムの真性アモルファスシリコン１６を全てエ
ツチングできる。
により絶縁性基板２１上に形成されたソース電極２２、
ドレイン電極２３、第１のコンタクトｒｆ２４、第２の
コンタクト層２５を覆って直性アモルファスシリコン１
６を例えば約１０００人の厚さに堆積させる。プラズマ
ＣＶＤ法は段差被覆性が良いのでΩ性アモルファスシリ
コン１６は段差部１３の側面でも充分な厚さに形成され
る。そして、第１図（Ｌ）に示すように反応性イオンエ
ツチング法により例えばＣＦ４ガスを用いて真性アモル
ファスシリコン１６の全面をエツチングして半導体膜２
６を形成する０反応性イオンエラグ・フグ法は前述した
ように垂直方向への方向性が強（、強い異方性があるの
で、段差部１３の側面に形成された半導体膜２Ｇのみを
残して、（ムの真性アモルファスシリコン１６を全てエ
ツチングできる。
さらに第１図（ｆ）に示すようにプラズマＣＶＤ法等に
より窒化シリコン（ＳｉＮ）等の絶縁膜２７をソース電
極２２、ドレイン電極２３、第１のコンタクト層２４、
第２のコンタクｌ−［２５及び半導体膜２６の形成され
た絶縁性基板２１の全面に例えば約３０００人の厚さに
堆積させ、さらにその絶縁膜２７上にスパッタ法等によ
りアルミニウム（Ａ１）等の金ｇ膜１日を堆積させる。
より窒化シリコン（ＳｉＮ）等の絶縁膜２７をソース電
極２２、ドレイン電極２３、第１のコンタクト層２４、
第２のコンタクｌ−［２５及び半導体膜２６の形成され
た絶縁性基板２１の全面に例えば約３０００人の厚さに
堆積させ、さらにその絶縁膜２７上にスパッタ法等によ
りアルミニウム（Ａ１）等の金ｇ膜１日を堆積させる。
プラズマＣＶＤ法により形成した絶縁膜２７、スパッタ
法により形成した金ｆｓ膜１８は共に段差被覆性が良い
ので、段差側面にも十分な厚さの絶縁膜２７、金属膜１
８を形成できる。
法により形成した金ｆｓ膜１８は共に段差被覆性が良い
ので、段差側面にも十分な厚さの絶縁膜２７、金属膜１
８を形成できる。
続けて、第１図（ａに示すように異方性の強い反応性イ
オンエツチング法によりＣＣｊ１４ガス等を用いて金属
膜１８の全面をエツチングすることにより絶縁膜２７の
段差側面に沿ってゲート電極２８を形成する。そしてｒ
ｉｔｆ＆にホトリソグラフィ工程により第１のコンタク
ト層２４、第２のコンタクト層２５及び半導体膜２６の
上方に位置する絶縁ＩＩ！２１２７を残して、他の絶縁
膜２７をエツチングし、第１図（ｈ）に示す様な縦型Ｔ
Ｆ ’ｒが得られる。
オンエツチング法によりＣＣｊ１４ガス等を用いて金属
膜１８の全面をエツチングすることにより絶縁膜２７の
段差側面に沿ってゲート電極２８を形成する。そしてｒ
ｉｔｆ＆にホトリソグラフィ工程により第１のコンタク
ト層２４、第２のコンタクト層２５及び半導体膜２６の
上方に位置する絶縁ＩＩ！２１２７を残して、他の絶縁
膜２７をエツチングし、第１図（ｈ）に示す様な縦型Ｔ
Ｆ ’ｒが得られる。
このように本実施例では、各々の電極や層等のオーバー
ランプを最小限にしたため、各々の電極や層の間に生じ
る寄生容量が従来の縦型ＴＰＴに比べて著しく減少する
。尚、上記実施例で示したソース電極２２、ドレイン電
ＰｆＡ２３、第１のコンタクト層２４、第２のコンタク
ト層２５、半導体膜２６、ゲートｆｆ１ｌｆｉ２８の膜
厚の具体値は、はんの１例であり上記具体値に限定され
ることはない。
ランプを最小限にしたため、各々の電極や層の間に生じ
る寄生容量が従来の縦型ＴＰＴに比べて著しく減少する
。尚、上記実施例で示したソース電極２２、ドレイン電
ＰｆＡ２３、第１のコンタクト層２４、第２のコンタク
ト層２５、半導体膜２６、ゲートｆｆ１ｌｆｉ２８の膜
厚の具体値は、はんの１例であり上記具体値に限定され
ることはない。
また半導体膜２６は真性アモルファスシリコン以外に多
結晶シリコン、Ｃｄ５ａＳＴａ等であっても良い。
結晶シリコン、Ｃｄ５ａＳＴａ等であっても良い。
以上説明したように本発明によれば、絶縁性基板に段差
部を設け、その段差部側面に沿って半導体膜を形成し、
さらに絶縁性基板の下段面と上段面にそれぞれソース電
極、ドレイン電極を配設するようにしたので寄生容量が
従来の縦型１’ Ｆ Ｔに比べ著しく減少した。このた
め高周波特性が従来よりも著しく向上した。また、本発
明は縦型構造であるためオン電流も大き（することがで
きることから論理素子に用いることも可能になる。した
がって、ＴＰＴによる論理ＩＣの製造も可能になると共
に、キャリア移動度が小さいアモルファスシリコンを半
導体膜とするＴＰＴを用いても、液晶表示°パネルの駆
動回路をアクティブマトリクス基板面に一体集積化する
ことが可能になる。またその結果、液晶表示パネルの生
産性の向上及び低コスト化が可能になる
部を設け、その段差部側面に沿って半導体膜を形成し、
さらに絶縁性基板の下段面と上段面にそれぞれソース電
極、ドレイン電極を配設するようにしたので寄生容量が
従来の縦型１’ Ｆ Ｔに比べ著しく減少した。このた
め高周波特性が従来よりも著しく向上した。また、本発
明は縦型構造であるためオン電流も大き（することがで
きることから論理素子に用いることも可能になる。した
がって、ＴＰＴによる論理ＩＣの製造も可能になると共
に、キャリア移動度が小さいアモルファスシリコンを半
導体膜とするＴＰＴを用いても、液晶表示°パネルの駆
動回路をアクティブマトリクス基板面に一体集積化する
ことが可能になる。またその結果、液晶表示パネルの生
産性の向上及び低コスト化が可能になる
第１図（ａ）〜（ｈ）は本発明の一実施例の断面図及び
製造方法を示す図、 第２図は従来の縦型ＴＰＴの断面図である。 ２１・・・絶縁性基板、 ２２・・・ソース電極、 ２３・・・ドレイン電極、 ２４・・・第１のコンタクト層、 ２５・・・第２のコンタクト層、 ２６・・・半導体膜、 ２７・・・ゲート絶縁膜、 ２８・・・ゲート電極。 特許出願人 カシオ計算機株式会社（ａ） （ｂ） （Ｃ） （ｄ） （ｅ） （ｆ） 第１図
製造方法を示す図、 第２図は従来の縦型ＴＰＴの断面図である。 ２１・・・絶縁性基板、 ２２・・・ソース電極、 ２３・・・ドレイン電極、 ２４・・・第１のコンタクト層、 ２５・・・第２のコンタクト層、 ２６・・・半導体膜、 ２７・・・ゲート絶縁膜、 ２８・・・ゲート電極。 特許出願人 カシオ計算機株式会社（ａ） （ｂ） （Ｃ） （ｄ） （ｅ） （ｆ） 第１図
Claims (1)
- 上段面、下段面、及びこれら面をつなぐ側面からなる
段差部を形成した絶縁性基板と、前記段差部の縁に沿っ
て前記段差部の一方の面に順次積層されたソース電極及
び第１のコンタクト層と、前記段差部の他方の面に前記
前記段差部の縁に沿って順次積層されたドレイン電極及
び第２のコンタクト層と、前記段差部の側面に沿って形
成され前記第１、第２のコンタクト層間を接続する半導
体膜と、前記第１のコンタクト層、前記半導体膜及び第
２のコンタクト層とを被膜する絶縁膜と、この絶縁膜上
に前記半導体膜に沿って形成されたゲート電極とを有す
る薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034576A JPH01209765A (ja) | 1988-02-17 | 1988-02-17 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034576A JPH01209765A (ja) | 1988-02-17 | 1988-02-17 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209765A true JPH01209765A (ja) | 1989-08-23 |
Family
ID=12418151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63034576A Pending JPH01209765A (ja) | 1988-02-17 | 1988-02-17 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209765A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010503192A (ja) * | 2006-08-31 | 2010-01-28 | ケンブリッジ ディスプレイ テクノロジー リミテッド | 有機電子装置 |
| JP2012191023A (ja) * | 2011-03-11 | 2012-10-04 | Fujitsu Ltd | 電界効果トランジスタとその製造方法 |
| JP2013115111A (ja) * | 2011-11-25 | 2013-06-10 | Hitachi Ltd | 酸化物半導体装置およびその製造方法 |
-
1988
- 1988-02-17 JP JP63034576A patent/JPH01209765A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010503192A (ja) * | 2006-08-31 | 2010-01-28 | ケンブリッジ ディスプレイ テクノロジー リミテッド | 有機電子装置 |
| US8481360B2 (en) | 2006-08-31 | 2013-07-09 | Cambridge Display Technology Limited | Organic electronic device |
| JP2012191023A (ja) * | 2011-03-11 | 2012-10-04 | Fujitsu Ltd | 電界効果トランジスタとその製造方法 |
| JP2013115111A (ja) * | 2011-11-25 | 2013-06-10 | Hitachi Ltd | 酸化物半導体装置およびその製造方法 |
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