JPH01211161A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は情報処理装置に関し、特にマルチプロセッサ
システムの共有バス制御方式に関する。

〔従来の技術〕

従来、この種の情報処理装置における共有バス制御方式
は以下に示す２種の方式がある。第１の方式は共有バス
の使用権を調停するバスアービターを設け、すべてのプ
ロセッサはバスを使用する場合には一度バスアービター
にバス要求を出し、バスの使用許可を受けてから共有バ
スをアクセスする方式であシ、第２の方式は１つのプロ
セッサをマスタとして固定に決めておき、マスタ以外の
他のスレーブプロセッサの共有バスの使用要求のみ調停
回路を通し、マスタは調停回路にバスの使用許可を求め
ることなしに自由に共有バスにアクセスできる。ただし
、スレーブプロセッサが調停回路の許可を受け、共有バ
スを使用する間はマスターの共有バス使用が禁止される
方式である。

〔発明が解決しようとする課題〕

上述した従来の情報処理装置は共有バスの使用の前に調
停回路による調停サイクルがはいるため、マスタ以外の
プロセッサからの共有バスアクセスタイムが遅くなって
しまい、調停を受けないと共有バスアクセスができない
プロセッサかう、ヒンばんに共有バスをアクセスするよ
うなプログラムを走行させた場合、性能が低下してしま
うという欠点がある。

〔課題を解決するための手段〕

この発明に係る情報処理装置は、どのプロセッサがマス
タ側プロセッサであるかを示すレジスタと、このレジス
タにプログラムにより値をセットする手段と、スレーブ
側プロセッサからの共有バスの要求を調停しスレーブ側
プロセッサが共有バスを使用中、マスタ側プロセッサの
共有バスの使用を禁止し、この禁止期間以外はマスタ側
プロセッサの共有バスの使用要求の調停なしに自由に共
有バスを使用できるように制御するバス制御回路とを有
している。

〔作用〕

この発明はスレーブ側プロセッサからの共有バスのアク
セスタイムを高速にすることができる。

〔実施例〕

図はこの発明に係る情報処理装置の一実施例を示すブロ
ック図である。同図において、１は第１のプロセッサ、
２は第２のプロセッサ、３は共有バス、４は１ビツトの
７リツプフロツプで構成され、「０」にセットされてい
る時には第１のプロセッサ１が共有バス３のバスマスタ
であることを示し、「１」にセットされている時には第
２のプロセッサ２が共有バス３のバスマスタであること
を示すレジスタ、５はこのレジスタ４のセット状態によ
り、第１のプロセッサ１がマスタであるか第２のプロセ
ッサ２がマスタであるかを知りマスタから共有バス３の
使用要求があった場合に即座に共有バス３のアクセスを
開始するバス制御回路、６は第１のプロセッサ１および
第２のプロセッサ２からアクセス可能である共有バス３
上のメモリである。

次に上記構成による情報処理装置の動作について説明す
る。まず、マスタが例えば第１のプロセッサ１でアリ、
スレーブ側のプロセッサが例えば第２のプロセッサ２で
あるとき、第１のプロセッサ１はバス制御回路の制御に
より共有バス３０使用要求の調停を受けることなしに自
由に共有バス３を使用できる。次に、第２のプロセッサ
２からバス制御回路５に共有バス３の使用要求があると
、バス制御回路５は第１のプロセッサ１が共有バス３を
使用していないかをチエツクしたのち、第２のプロセッ
サ２による共有バス３のアクセスを開始すると共に第１
のプロセッサ１の共有バス３の使用を禁止する使用禁止
期間を設定する。そして、この使用禁止期間ではバス制
御回路５はマスタ以外のスレーブプロセッサの共有バス
３の使用要求を調停して、共有バス３の使用を許可する
ものである。

なお、スレーブ側のプロセッサから共有バスの使用要求
時にマスタプロセッサが共有バスを使用している時には
、マスタプロセッサの共有バスの使用終了を待ってスレ
ーブ側のプロセッサの共有バスの使用要求のアクセスが
開始される。そして、どのプロセッサをマスタにするか
はプログラマブルに設定でき、アプリケーションプログ
ラムでマスタ／スレーブを切り替えることができ、レジ
スタ４によりマスタかスレーブかを示すことができる。

そして、スレーブのプロセッサが共有バスを使用中にマ
スタから共有バスの使用を要求された場合は、そのとき
のアクセスが終了するのを待って共有バスのアクセスが
開始されることはもちろんである。また、以上は２台の
プロセッサを設けた場合について説明したが、これに限
定せず３台以上のプロセッサを設けた場合についても同
様にできることはもちろんである。

〔発明の効果〕

以上詳細に説明したように、この発明に係る情報処理装
置によれば、マスタとなったプロセッサが高速に共有バ
スをアクセス可能なバス制御回路を設け、かつどのプロ
セッサをマスタにするかをプログラマブルに設定できる
ことにより、アプリケーションプログラムでマスタ／ス
レーフヲ切、ｂ替えることにより最適なハードウェア構
成をとることが可能であり、プログラム実行を高速化す
ることができる効果がある。

【図面の簡単な説明】

図はこの発明に係る情報処理装置の一実施例を示すブロ
ック図である。 １および２・・・・プロセッサ、３・・・・共有バス、
４　＠　＠　ＩＩ　Ｉ＋レジスタ、５．争６．バス制御
回路、６・・・・メモリ。

Claims (1)

【特許請求の範囲】
1. 複数台のプロセッサと、これらのプロセッサから共通に
   アクセス可能な共有バスを有する情報処理装置において
   、どのプロセッサがマスタ側プロセッサであるかを示す
   レジスタと、このレジスタにプログラムにより値をセッ
   トする手段と、スレーブ側プロセッサからの共有バスの
   要求を調停しスレーブ側プロセッサが共有バスを使用中
   、マスタ側プロセッサの共有バスの使用を禁止し、この
   禁止期間以外はマスタ側プロセッサの共有バスの使用要
   求の調停なしに自由に共有バスを使用できるように制御
   するバス制御回路とを備えたことを特徴とする情報処理
   装置。