JPH01211397A - 記憶装置のリフレッシュ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶装置に係わり、特にリフレッシュサイク
ルタイムを可変にする記憶装置のリフレッシュ装置に関
する。

〔従来の技術〕

マイクロコンビコータの主要構成要素であるメモリの中
でスタテックランダムアクセスメモリ（以下ＳＲＡＭと
呼ぶ。）やダイナミックランダムアクセスメモリ（以下
ＤＲΔＭと呼ぶ。）の占める比重は非常に高くなってい
る。ＳＲＡＭは容易に使用でき、低消費電力であること
を特徴とし、ＤＲΔＭは低価格を特徴としている。ＳＲ
ＡＭは、双安定動作をするフリップフロップを記憶セル
として用いているので、電源が供給されていれば記憶し
た情報を保持し続けることができる。これに対して、Ｄ
ＲＡＭではリフレッシュ制御が必要で、その分だけ取り
扱いが面倒になっており、リフレッシュに対する種々な
対策が検討されている。

このリフレッシュ制御を簡単に説明すると次のようにな
る。トランジスタ１つとキャパシタセル１つで構成され
たー素子型セルを例にとると、格納データはこのキャパ
シタにより保持される。

データを保持する場合、このキャパシタは、電子の蓄積
量の少ない“Ｈ”状態または電子の蓄積量の多い“Ｌ”
状態を維持しなければならない。ところが、“Ｈ”状態
は熱的に非平衡状態なので、時間が経つにつれて（数Ｉ
Ｑｍｓ〜数Ｓ）熱平衡状態である“Ｌ”状態に遷移して
しまう。したがって、周期的にメモリセルの情報を正し
いレベルに再生する必要があり、これをリフレッシュと
呼んでいる。

従来、このようなリフレッシュ操作は、−枚の基板に実
装されるメモリチップの個数が少なかったので、−枚の
基板上のメモリチップのすべてに対して実行可能であっ
た。しかし、最近では実装技術が向上しており、１枚の
基板上に実装されるメモリチップ数が増加している。こ
のため、リフレッシュを実行する場合のピーク電流の供
給が問題となってきている。これを解決するために、Ｒ
ＡＭ部を複数のブロックに分割し、ブロックごとに時間
をずらしてリフレッシュを実行することにより、ピーク
電流を小さくする方法が知られている。また、実装技術
の向上により１枚の基板あたりの実装容量が大きくなっ
ているが、増設単位を小さくするため１枚の基板あたり
の実装容量を変更できるようにする場合もある。いずれ
にしても、このような従来の記憶装置においては、リフ
レッシュは実装容量とは無関係になされていた。

〔発明が解決しようとする課題〕

以上説明したように、従来のリフレッシュ方式は、実装
してないＲＡＭ部のブロックに対してもリフレ・ツシュ
時間を消費することになり、リフレッシュサイクルタイ
ムに無駄が生じるという欠点があった。

そこで本発明の目的は、メモリの実装容量にあわせてリ
フレッシュ動作に必要な時間を変更し、これによりビジ
ー時間を短縮できる記憶装置のリフレッシュ装置を提供
することにある。

〔課題を解決するための手段〕

本発明による記憶装置のリフレッシュ装置は、人力され
たアドレスを一旦セットし、複数のブロックに分割され
たランダムアクセス記憶装置に出力するアドレスレジス
タと、書き込み時に入力されたデータを一旦セットして
前記したランダムアクセス記憶装置に送出し、読み出し
時に前記ランダムアクセス記憶装置からの読出データを
一旦セットして出力するデータ転送回路と、リフレッ。

シュタイミング信号を発生し、前記したランダムアクセ
スメモリの複数のブロックごとに時間をずらしリフレッ
シュを実行するリフレッシュ制御部と、前記したランダ
ムアクセス記憶装置の複数のブロックに対して、特定の
ブロックだけを実装状態にセットする実装容量設定スイ
ッチと、この実装容量設定スイッチにより実装状態にセ
ットされてないブロックに対してはリフレッシュタイミ
ング信号を送出しないように制御し、これにより、ラン
ダムアクセス記憶装置のブロックの実装状態に対応して
実効リフレッシュ時間を低減されるリフレッシュサイク
ル変更回路とを具備している。

したがって、本発明による記憶装置のリフレッシュ装置
を用いると、実装容量設定スイッチがランダムアクセス
記憶装置の複数のブロックのうちの特定のブロックだけ
を実装状態にセットし、この実装容量設定スイッチによ
り実装状態にセットされてないブロックに対しては、リ
フレッシュサイクル変更回路が、リフレッシュタイミン
グ信号を与えないように制御することにより、実装容量
の少ない記憶装置のリフレッシュによるビジー時間を短
縮することができる。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第１図は本実施例の記憶装置のリフレッシュ装置を示す
ブロック図、第２図および第３図は、ＲＡＭ部がすべて
実装されている場合のリフレッシュ動作のタイミング図
、およびＲＡＭ部が部分的に実装されている場合の同様
のタイミング図である。

第１図において、アドレスレジスタ１１は、入力端子１
２に受けた人力アドレス１３を一旦セットし、ＲＡＭ部
１４のＡ−Ｄのそれぞれのブロック１５〜１８にこの入
力アドレス１３を送出する。

同様に、データ転送回路２０は、ＲＡＭブロック１４へ
の書き込み時に、入出力端子２１に受けた人力データ２
２を一旦セットし、ＲＡＭブロックＩ４のＡ−Ｄのそれ
ぞれのブロック１５〜１８にこの人力データ２２を送出
する。またＲＡＭ部１４からの読み出し時には、Ａ−Ｄ
ブロック１５〜１８からの読出データ２３を一旦セット
し、入出力端子２１に出力する。リクエスト受付回路２
５は、入力端子２６に受けたリクエスト信号２７に対し
て、ビジー管理回路２８から制御信号２９を受けること
により、このリクエスト信号２７を受付制御する。そし
て、受は付けたときは、これを制御部３０に送出する。

制御部３０は、リクエスト受付回路２５からのリクエス
ト信号２７および入力端子３１に入力したコマンド入力
信号３２により、それぞれ、アドレスレジスタ１１、デ
ータ転送回路２０、ビジー管理回路２８、およびＡ〜Ｄ
ブロックタイミング信号発生回路３３〜３６に制御信号
３８〜４１を送出する。そして、これによりコマンド人
力信号３２に応じて書き込みまたは読み出しを実行制御
する。リフレッシュ制御ブロック４３は、内蔵する発振
器によりリフレッシュタイミング信号４４を発生し、ビ
ジー管理回路２８からの制御信号４５によりリフレッシ
ュを実行制御する。このリフレッシュ制御ブロック４３
からのリフレッシュタイミング信号４４を受けたＡ−Ｄ
ブロックタイミング信号発生回路３３〜３６は、Ａから
ＤのブロックごとにＲＡＭ部１４に対するリフレッシュ
を実行する。実装容量設定スイッチ５１は、ＲＡＭ部１
４のＡ−Ｄブロック１５〜１８に対して特定のブロック
だけを実装状態にセットするためのものである。リフレ
ッシュサイクル変更回路５３は、この実装容量設定スイ
ッチ５１から実装容量設定情報５５を受けると、これを
、Ａ−Ｄブロックタイミング信号発生回路３３〜３６の
うちの特定のブロックに対応するものにリフレッシュサ
イクル変更信号５７〜６０の対応する信号を送出する。

その結果、この特定ブロックに対応するブロックタイミ
ング信号発生回路からのリフレッシュタイミング信号６
２〜６５のいずれかが抑止され、それに相当するブロッ
クはリフレッシュされないことになる。このリフレッシ
ュサイクル変更回路５３は、さらに、実装容量設定情報
５５を受けると、ビジー管理回路２８に対して制御信号
６７を送出し、実装容量設定情報５５に対応してリフレ
ッシュによるビジー時間を短縮するように制御する。

次に、第２図および第３図により、ＲＡＭ１４１７）Ａ
−Ｄブロック１５〜１８の全てが実装されている場合と
、一部実装されている場合についてリフレッシュ動作を
説明する。

まず、ＲＡＭ部１４のＡ−Ｄブロック１５〜１８の全て
が実装されている場合は次のようになる。

実装容量設定スイッチ５１からリフレッシュサイクル変
更回路５３に、全てのブロックの実装がセットされた旨
の実装容量設定情報５５が送出される。リフレッシュサ
イクル変更回路５３は、Ａ〜Ｄブロックタイミング信号
発生回路３３〜３６に、全てが実装され、リフレッシュ
サイクルに変更がない旨のリフレッシュサイクル変更信
号５７〜６０を送出する。さらに、ビジー管理回路２８
にも同様の旨の制御信号６７を送出する。以上によｌす
、Ａ−Ｄブロックタイミング信号発生回路３３〜３６は
、ＲＡＭ部１４のＡ−Ｄブロック１５〜１８に対してリ
フレッシュタイミング信号６２〜６５を送出し、これら
のＡ〜Ｄブロック′１５〜Ｉ８を順次リフレッシュする
。Ａ−Ｄブロック１５〜１８のそれぞれのリフレッシュ
時間７１〜７４は第２図に示したようになる。この場合
の全体のリフレッシュ時間に相当する全体のりフレッシ
二時ビジー時間７５は図に示したようになる。

また、リフレッシュ動作の反復時間を示すリフレッシュ
サイクル７６も図示のようになる。上記のような全体の
リフレッシュ時ビジー時間７５の間はプロセッサなどか
らのリクエストは一切受は付けられない。

以上のリフレッシュサイクル７６が終了すると、次のリ
フレッシュがＡ−Ｄブロック１５〜１８に対して同様に
行われ、その場合のΔ〜Ｄブロックリフレッシュ時間７
８〜８１、および全体のリフレッシュ時ビジー時間８２
は図示のようになる。

次に、Ａ−Ｄブロック１５〜１８の一部、例えばＡ、Ｂ
ブロック７８．７９が実装された場合について説明する
。この場合は、Ｃ，Ｄブロック８０．８１に対するリフ
レッシュ動作ば不要になる。

そこで、実装容量設定スイッチ５１は、ＡＳＢブロック
１５．１６だけが実装されている状態にセットされ、そ
の旨を示す実装容量設定情報５５がリフレッシュサイク
ル変更回路５３に送出される。リフレッシュサイクル変
更回路５３は、これを受けると、Ｃ，Ｄブロックタイミ
ング信号発生回路３５．３６に、その旨を示すリフレッ
シュサイクル変更信号５９．６０を送出し、ＣＳＤブロ
ック１７．１８に対するリフレッシュタイミング信号６
４．６５の発生を抑止する。さらに、ビジー管理回路２
８に対しても、同様の旨を示す制御信号６７を送出し、
実装状態に対応してビジー時間を短縮するように制御す
る。このようにして、Δ、Ｂブロック１５．１６がリフ
レッシュされる。

△、Ｂブロックリフレッシュ時間９１．９２および半実
装時ビジー時間９３、リフレッシュ周期９４は図示のよ
うになる。また次の周期のＡ、Ｂブロックリフレッシュ
時間９５．９６および半実装ビジー時間９７も図に示し
たようになる。

第２図および第３図から明らかなように、Ａ〜Ｄブロッ
ク１５〜１８の全てが実装されている場合と、ＡＳＢブ
ロック１５．１６だけが実装されている場合を比べると
ビジー時間は減少している。

リフレッシュサイクル７６．９４はどちらも同じで、実
装容量には依存していない。

〔発明の効果〕

このように、本発明による記憶装置のリフレッシュ装置
は、ＲＡＭ部の複数のブロックのうちの特定のブロック
だけを実装状態にセットし、セットされていないブロッ
クに対してはりフレッシユを行わず、リフレッシュに必
要な時間を変更することにより、実装容量が少ない記憶
装置のリフレッシュによるビジー時間を短縮できる効果
がある。

【図面の簡単な説明】

第１図は本発明による記憶装置のリフレッシュ装置の一
実施例を示すブロック図、第２図はＲＡＭ部の全てのブ
ロックが実装されている場合のリフレッシュ動作のタイ
ミングを示す図、第３図は半実装の場合のタイミングを
示す図である。 １１・・・・・・アドレスレジスタ、 １４・・・・・・ＲＡＭ部、 １５〜１８・・・・・・Ａ−Ｄブロック、２０・・・・
・・データ転送回路、 ４３・・・・・・リフレッシュ制御部、５１・・・・・
・実装容量設定スイッチ、５３・・・・・・リフレッシ
ュサイクル変更回路。 出願人　　　　　　　　　日本電気株式会社代理人　　
　　　　　　　弁理士　山内梅雄第２園 第３国

Claims (1)

【特許請求の範囲】
1. 入力されたアドレスを一旦セットし、複数のブロックに
   分割されたランダムアクセス記憶装置に出力するアドレ
   スレジスタと、書き込み時に入力されたデータを一旦セ
   ットして前記ランダムアクセス記憶装置に送出し、読み
   出し時に前記ランダムアクセス記憶装置からの読出デー
   タを一旦セットして出力するデータ転送回路と、リフレ
   ッシュタイミング信号を発生し、前記ランダムアクセス
   メモリの複数のブロックごとに時間をずらしリフレッシ
   ュを実行するリフレッシュ制御部と、前記ランダムアク
   セス記憶装置の複数のブロックに対して、特定のブロッ
   クだけを実装状態にセットする実装容量設定スイッチと
   、この実装容量設定スイッチにより実装状態にセットさ
   れてないブロックに対してはリフレッシュタイミング信
   号を送出しないように制御し、これにより、前記ランダ
   ムアクセス記憶装置のブロックの実装状態に対応して実
   効リフレッシュ時間を低減されるリフレッシュサイクル
   変更回路とを具備することを特徴とする記憶装置のリフ
   レッシュ装置。