JPH01213691A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01213691A JPH01213691A JP63039202A JP3920288A JPH01213691A JP H01213691 A JPH01213691 A JP H01213691A JP 63039202 A JP63039202 A JP 63039202A JP 3920288 A JP3920288 A JP 3920288A JP H01213691 A JPH01213691 A JP H01213691A
- Authority
- JP
- Japan
- Prior art keywords
- column
- row
- memory cell
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
■産業上の利用分野】
本発明は、記憶装置に係り、特に水平方向、垂直方向に
関わらず、２値化された文字や図形などの画像データを
、高速に描画できる表示メモリに適した半導体記憶装置
に関する。
関わらず、２値化された文字や図形などの画像データを
、高速に描画できる表示メモリに適した半導体記憶装置
に関する。
従来の表示メモリは、アドレスと、表示メモリのメモリ
セルがｌ対ｌに対応しており、この表示メモリを用いて
システムを構成し、かつ表示メモリのアクセスの方向を
走査線（横）方向と、走査線と垂直（縦）方向に切換え
る方法として、例えば特開昭６１−１６７９８６号に記
載されている。この公知例においては、縦方向のアドレ
ス付けは、走査線方向に８ビツト（１バイト）とし、バ
イト単位で垂直方向にアドレッシングを連続的に行なう
構成をとっている。 ■発明が解決しようとする課題１ 上記従来の方式は、例えば文字フォントを垂直方向に連
続的に書込む場合には効果的であるが、直線やビットイ
メージデータを垂直方向に書込む場合は、１ドツトを書
込むのに１メモリサイクルを要する。水平方向の場合は
８ドツトを書込むのに１メモリサイクルで済むのに比べ
て８倍の処理時間がかかることになる。 したがって、垂直方向の直線描画において、水平方向へ
の描画速度と比較して、遅くなり、描画性能の点で問題
があった。 本発明の目的は、垂直方向、水平方向共に同一の描画処
理性能が得られる表示メモリに適した半導体記憶装置を
提供することにある。
セルがｌ対ｌに対応しており、この表示メモリを用いて
システムを構成し、かつ表示メモリのアクセスの方向を
走査線（横）方向と、走査線と垂直（縦）方向に切換え
る方法として、例えば特開昭６１−１６７９８６号に記
載されている。この公知例においては、縦方向のアドレ
ス付けは、走査線方向に８ビツト（１バイト）とし、バ
イト単位で垂直方向にアドレッシングを連続的に行なう
構成をとっている。 ■発明が解決しようとする課題１ 上記従来の方式は、例えば文字フォントを垂直方向に連
続的に書込む場合には効果的であるが、直線やビットイ
メージデータを垂直方向に書込む場合は、１ドツトを書
込むのに１メモリサイクルを要する。水平方向の場合は
８ドツトを書込むのに１メモリサイクルで済むのに比べ
て８倍の処理時間がかかることになる。 したがって、垂直方向の直線描画において、水平方向へ
の描画速度と比較して、遅くなり、描画性能の点で問題
があった。 本発明の目的は、垂直方向、水平方向共に同一の描画処
理性能が得られる表示メモリに適した半導体記憶装置を
提供することにある。
上記目的を達成するために、本発明による半導体記憶装
置は、 ｎ行ｎ列（ｎは２以上の整数）に配列されたメモリセル
を備えた半導体記憶装置であって、上記各メモリセルは
、読み書きを許容する２系統の選択信号入力端と、切換
信号により選択可部な２系統の１ビットデータ入力端と
を有し、上記各メモリセルの第１の系統の選択信号入力
端は各行毎に共通接続され、第２の系統の選択信号入力
端は各列毎に共通接続され、かつ、上記各メモリセルの
第１の系統のデータ入力端は各列毎に共通接続され、第
２の系統のデータ入力端は各行毎に共通接続されたこと
を特徴とするものである。 上記各メモリセルは、その１ビットデータ出力端も２系
統有することが望ましいが、データの読出方向を固定と
するような場合には、ｌ系統だけでもよい。 この半導体記憶装置を有効に機能させる手段として、さ
らに、上記切換信号が上記第１の系統のデータ入力を選
択するとき、上記行毎に共通接続された上記第１の系統
の選択信号入力のいずれかを有効化し、上記切換信号が
上記第２の系統のデータ入力を選択するとき、上記列毎
に共通接続された上記第２の系統の選択信号入力のいず
れかを有効化する選択手段を設けてもよい。 さらに、本発明は、表示メモリ等に適したより実用的な
半導体記憶装置として、 上記ｎ行ｎ列に配列されたメモリセルからなるメモリセ
ルアレイをさらに行列形式に配置した記憶手段と、 上記メモリセルアレイの行を指定するアレイ行アクセス
手段と、 上記メモリセルアレイの列を指定するアレイ列アクセス
手段と、 上記アレイ行アクセス手段および上記アレイ列アクセス
手段により指定されたメモリセルアレイ内の任意のメモ
リセル行またはメモリセル列を指定する選択手段と、 上記アレイ行アクセス手段および上記アレイ列アクセス
手段に与える上記記憶手段のアドレス信号を変換するア
ドレス変換手段とを備えるものを提供する。 （作用］ 本発明の半導体記憶装置は、ｎ行ｎ列（ｎは２以上の整
数）に配列されたメモリセルからなるメモリセルアレイ
を構成要素とし、このメモリセルアレイには上記切換信
号によりメモリセルの行または列を切換えてアクセスて
きるようにした。したがって、ｎビットの並列データを
行または列のいずれの方向にも書込み、または読出すこ
とができる。いずれの行（または列）をアクセスするか
は、例えば上記選択手段により選択することができる。 また、このメモリセルアレイをさらに行列形式に配列す
れば、ビットマツプ表示メモリ等に適した記憶手段を提
供できる。この場合、上記アレイ行アクセス手段および
アレイ列アクセス手段へ与える上記記憶手段のアドレス
信号をアドレス変更手段により変換する（例えば、上記
切換手段に従って同一アドレスの上記アレイ行アクセス
手段に与える部分と上記アレイ列アクセス手段に与える
部分を交換する）ことにより、水平または垂直のいずれ
の方向にも連続したアドレッシングを行なうことかでき
る。この半導体記憶装置を利用した表示メモリによって
、直線やビットイメージデータを垂直方向に書込む場合
にも水平方向の場合と同様の処理時間で書込むことが可
能になる。
置は、 ｎ行ｎ列（ｎは２以上の整数）に配列されたメモリセル
を備えた半導体記憶装置であって、上記各メモリセルは
、読み書きを許容する２系統の選択信号入力端と、切換
信号により選択可部な２系統の１ビットデータ入力端と
を有し、上記各メモリセルの第１の系統の選択信号入力
端は各行毎に共通接続され、第２の系統の選択信号入力
端は各列毎に共通接続され、かつ、上記各メモリセルの
第１の系統のデータ入力端は各列毎に共通接続され、第
２の系統のデータ入力端は各行毎に共通接続されたこと
を特徴とするものである。 上記各メモリセルは、その１ビットデータ出力端も２系
統有することが望ましいが、データの読出方向を固定と
するような場合には、ｌ系統だけでもよい。 この半導体記憶装置を有効に機能させる手段として、さ
らに、上記切換信号が上記第１の系統のデータ入力を選
択するとき、上記行毎に共通接続された上記第１の系統
の選択信号入力のいずれかを有効化し、上記切換信号が
上記第２の系統のデータ入力を選択するとき、上記列毎
に共通接続された上記第２の系統の選択信号入力のいず
れかを有効化する選択手段を設けてもよい。 さらに、本発明は、表示メモリ等に適したより実用的な
半導体記憶装置として、 上記ｎ行ｎ列に配列されたメモリセルからなるメモリセ
ルアレイをさらに行列形式に配置した記憶手段と、 上記メモリセルアレイの行を指定するアレイ行アクセス
手段と、 上記メモリセルアレイの列を指定するアレイ列アクセス
手段と、 上記アレイ行アクセス手段および上記アレイ列アクセス
手段により指定されたメモリセルアレイ内の任意のメモ
リセル行またはメモリセル列を指定する選択手段と、 上記アレイ行アクセス手段および上記アレイ列アクセス
手段に与える上記記憶手段のアドレス信号を変換するア
ドレス変換手段とを備えるものを提供する。 （作用］ 本発明の半導体記憶装置は、ｎ行ｎ列（ｎは２以上の整
数）に配列されたメモリセルからなるメモリセルアレイ
を構成要素とし、このメモリセルアレイには上記切換信
号によりメモリセルの行または列を切換えてアクセスて
きるようにした。したがって、ｎビットの並列データを
行または列のいずれの方向にも書込み、または読出すこ
とができる。いずれの行（または列）をアクセスするか
は、例えば上記選択手段により選択することができる。 また、このメモリセルアレイをさらに行列形式に配列す
れば、ビットマツプ表示メモリ等に適した記憶手段を提
供できる。この場合、上記アレイ行アクセス手段および
アレイ列アクセス手段へ与える上記記憶手段のアドレス
信号をアドレス変更手段により変換する（例えば、上記
切換手段に従って同一アドレスの上記アレイ行アクセス
手段に与える部分と上記アレイ列アクセス手段に与える
部分を交換する）ことにより、水平または垂直のいずれ
の方向にも連続したアドレッシングを行なうことかでき
る。この半導体記憶装置を利用した表示メモリによって
、直線やビットイメージデータを垂直方向に書込む場合
にも水平方向の場合と同様の処理時間で書込むことが可
能になる。
本発明の一実施例を第３図により説明する。
同図において、半導体記憶装置ｌは、アドレス信号２、
切換信号３、書込信号４、およびデータ入力５を入力と
して受け、データ出力６を出力する。アドレス信号２は
、アドレス変換回路７に入力され、ここで切換信号３の
状態に応じて、所定の規則に従って変換される。アドレ
ス変換回路７の出力は行アドレスデコーダ８および列ア
ドレスデコーダ９に与えられ、一部のアドレス７１はセ
レクタ１０に入力され、セレクタの出力１１はメモリブ
ロック１００に与えられる。また切換信号３もメモリブ
ロック１００に入力される。切換信号３はメモリブロッ
ク１００に対するアクセスの方向、すなわち、一つのア
ドレスをメモリセルの縦方向に選択するか、横方向に選
択するかを切換える信号である。アドレス変換回路７は
、切換信号３により、縦／横のアクセスを行なうように
アドレスを出力する。行アドレスデコーダ８は、与えら
れたアドレス値７２に対して、行を選択するためのデコ
ーダであり、列アドレスデコーダ９は与えられたアドレ
ス値７３に対して、列を選択するためのデコーダである
。これらのデコーダの出力８１および９１に従って、メ
モリブロック１００の中のメモリセルアレイ部１０１の
一つが選択され、メモリに対する書込、読出の操作が行
なわれる。 次に、切換信号３により制御されるメモリブロック１０
０の詳細について第２図により説明する。 アドレス変換回路７により、変換されたアドレス７１は
セレクタ１０内のデコーダ１２に入力され、その出力が
行セレクタ１３および列セレクタ１４に入力される。こ
のとき、切換信号３により、行セレクタ１３または列セ
レクタ１４の一方が選択される０行セレクタ１３の出力
１５と列セレクタ１４の出力１１＋はメモリセルアレイ
１１０に与えられ、メモリセルアレイ１１０の中の行ま
たは列の一つを選択する信号となる。本実施例ではメモ
リセルアレイ１１０は８ビツト×８ビツトで示している
がデータビットの幅により可変となることは明らかであ
る。また、第１図に示した行アドレスデコーダ８と列ア
ドレスデコーダ９とにより選択されたメモリセルアレイ
部１０１だけを有効とするために、行デコード信号８１
ａおよび列デコード信号９１ａを用いてメモリセルアレ
イ１１０を制御する０両デコード信号８１ａ、９１ａは
、同時に、メモリセルアレイ１１０の出力６の制御も行
なう、このために、行デコード信号８１ａと列デコード
信号９１ａが共に有効であるときＡＮＤゲート１０２に
より有効信号１０３が得られ、さらにこの有効信号１０
３は書込信号４によりＡＮＤゲート１０４を通過して書
込有効信号１０５となり、メモリセルアレイ１１０への
書込を制御する。メモリセルアレイ１１０の入力データ
５は各セルに与えられる。出力データ１０６．１０７は
それぞれ縦方向アクセス、横方向アクセスによる出力で
あり、これをアクセスの方向を決める切換信号３で選択
することによりセレクタ１０８を通して正しい出力デー
タ６が得られる。また、このとき、出力データ６は他の
メモリセルアレイと接続されるが、その出力を有効／無
効にする信号として有効信号１０３が用いられる。 次にメモリセルアレイ１１０の内容について第３図によ
り説明する。 第２図に示したメモリセルアレイ１１０は８行×８列で
示したが、第１図においてはその一部として４行×４列
の構成を示す。８行×８列の場合はこれを単純に拡張す
ればよい。 各メモリセル１１０ａ〜１１０ｐには共通入力として、
切換信号３および書込有効信号１０５が与えられている
。横方向アクセスに対しては行セレクト信号１５、縦方
向アクセスに対しては列セレクト信号１６が与えられる
。このとき行セレクト信号１５と列セレクト信号１６の
中で唯一つだけが有効となるように制御されるため、書
込、または読出の対象となるのは第１図の例では、横ま
たは縦の４ビツト分となる。 入力信号５は入力の各ビットに対応するメモリセル１１
０ａ〜 １１０ｐに与えられる０例えば入力ビット（０
）５ａは横方向アクセスの場合メモリセル１１０ａ 、
１１０ｅ 、１１０ｉ 、１１０ｍに与えられ、縦方向
アクセスの場合、メモリセル１１０ａ 、１１０ｂ 、
１１０ｃ 、１１０ｄに与えられる。同様に入力ビット
（ｌから３）５ｂ〜５ｄもそれぞれ対応するメモリセル
に入力される。 次に出力信号は、横方向出力１１１と縦方向出力１１２
に分けて出力される。各メモリセル１１０ｘ（Ｘはａ〜
ｐ）の出力は、結線で接続されているが、メモリセル１
１０ｘ内の出力はスリーステートバッファで出力され、
選択出力されるように構成するため問題はない。横方向
出力１１１と縦方向出力１１２は出力セレクタ１０８に
入力され、切換信号３により選択出力される。またこの
とき、当該メモリセルアレイ１１０が選択されたアレイ
であるかどうかを示す有効信号１０３により、出力のス
リーステート制御が行なわれる。 次に、第４図に出力セレクタ１０８の具体例を示す。第
４図は出力セレクタ１０８の１ビツト分である。横方向
出力１１１と縦方向出力１１２は切換信号３によって、
ＡＮＤゲート １０８ａ 、１０８ｂ、ＯＲゲート １
０８ｃ、インバータ１０８ｄより構成されるセレクタを
通り、選択出力される。ＯＲゲート１０８ｃの出力はス
リーステートバッファ １０８ｅにより出力され、その
スリーステートの制御信号として、有効信号１０３が与
えられる。 第５図にメモリセル１１０ａ〜１１０ｐの１ビツト分の
セルの具体例を示す、メモリセルはＮＯＲゲート１２０
．１２１、ＡＮＤゲート１２２．１２３、インバータ１
２４で構成され、書込のための信号として書込有効信号
１０５と行セレクト信号１５または列セレクト信号１６
が有効のときにのみ書込可能とするためにＡＮＤゲート
１２５とＯＲゲート１２６を設けている。これにより、
アドレス信号２および切換信号３によって選択されたメ
モリセル群のみに対して書込を行なうように制御できる
。入力データには、横方向人力５ｘと縦方向入力５ｙと
があり、これを切換信号３で選択入力する。このときの
選択回路はＡＮＤゲート１２７．１２８、ＯＲゲート１
２ｇ、インバータ１３０で構成され、切換信号３が“ｌ
”のとき横方向入力５ｘが、″０”のとき縦方向入力５
ｙが入力信号となる。次に、出力はメモリセルの出力を
スリーステートバッファ１３１゜１３２でそれぞれ横方
向出力１１１および縦方向出力１１２に分割して出力す
る。このような構成のメモリセルを横方向および縦方向
に同じ数（ビット）だけ並べることにより、メモリセル
アレイ１１０を構成することができる。このときのビッ
ト数としては、データ出力６のビット幅、例えば８ビツ
ト、１６ビツトなどを選択する。 次に、第２図におけるセレクタ１０の具体例を第６図を
用いて説明する。 この例ではデータのビット幅を８ビツトとしているため
、セレクタのビット数も８ビツトとなり、したがってデ
コードのための入力は３ビツト（２３＝８）となる。ア
ドレス信号７１ａ 、 ７１ｂ 。 ７１ｃの３ビツトはインバータ１２ａ 、 １２ｂ 、
１２ｃとＡＮＤゲート１２ｄ〜１２ｋによって構成さ
れるデコーダ１２に入力され、各デコード出力を得る。 デコード出力は行セレクタ１３および列セレクタ１４に
与えられ、かつ切換信号３によって行セレクタ１３また
は列セレクタ１４のどちらかの出力のみを有効とするよ
うに制御する。切換信号３が“１”のときは行セレクタ
１３が選択され、０”のときはインバータ１４ａにより
列セレクタ１４が選択される。 これにより、行セレクタ１３と列セレクタ１４のＡＮＤ
ゲート１３ｄ〜１３にと１４ｄ〜１４にの中の一つだけ
か有効となり、メモリセルアレイＩＩＧの中の１行また
は１列を選択できることになる。 次に、第３図におけるメモリブロック１００の中からメ
モリセルアレイ部１１０を選択する行アドレスデコーダ
８および列アドレスデコーダ９について述べる。 第３図の実施例では、メモリセルアレイ部１１０の構成
として４×４となっているが、これは、用とに応じてｎ
ｘｎ （ｎは正の整数）でよい。ここで２” ＝ｎ （
ｍは正の整数）であれば、アドレス変換回路の変換か容
易となる。本実施例ではｍ＝２、ｎ＝４の例を示してい
る。 第７図に行アドレスデコーダ８、列アドレスデコーダ９
の具体例を示す。ここでは、行アドレスデコーダ８と列
アドレスデコーダ９とは同一構成であるので、行アドレ
スデコーダ８についてのみ示した。この例では、アドレ
ス信号７２ａ 、 ７２ｂをインバータ８ｅ、８ｆおよ
びＡＮＤゲート８ｇ。 ８ｈ、８ｉ、８ｊによりデコードしており、２ビツトの
アドレス入力から一つの行を選択していることになる。 次に、アドレス変換回路７について第８図を用いて説明
する。 第３図の例ではメモリの容量は１２８バイト（８バイト
×１６）であるのでアドレスはＡｏ〜Ａ６の７ビツトで
よい。このとき、アクセスの方向ごとにアドレスを割当
てると第８図に示すようになる。すなわち、行アドレス
デコーダ８に与えるアドレス７２と列アドレスデコーダ
９に与えるアドレス７３とを入替えることにより実現で
きる。ここで行アドレスデコーダ８、列アドレスデコー
ダ９は各２ビツト必要であるため、アドレスの上位２ビ
ツトと下位２ビツトを割当て、メモリブロックには中間
の残り３ビツトを共通に与えればよいことがわかる。こ
の様子を第９図に示すメモリブロックの機念図で説明す
る。 横方向アクセスの場合アドレスは横方向に進行する。こ
のときは、したがって列アドレスデコーダ９に下位のア
ドレスビットＡｏ、Ａｒを割付ける。次に、アドレス４
がアドレス０の真下に相当するためメモリブロック１０
０内でのデコード回路を用いる。このメモリブロック１
００は８バイト分あるためアドレスビットは３ビツト必
要である。 これがＡ ｔ 、 Ａ ３． Ａ ４に相当する。さら
に行方向にはアドレスＡ ｓ 、 Ａ ａを与えること
によりメモリセルアレイ１１０の選択ができる。同様に
縦方向の場合は、行方向にアドレスが進行していくため
、行アドレス信号７２にアドレスの下位Ａ、、Ａ、を、
列アドレス信号７３にアドレスの上位Ａ ｓ 、 Ａ
ｔ、を与えればよいことになる。 次に、各メモリセルアレイ１１０のビット重みについて
第１０図に示す。 第１図に示したメモリセルアレイ配列の例では入力５ａ
が、セルの第１行（１１０ａ 、１１０ｂ 、１１０ｃ
、１１０ｄ ）および第１列（１１０ａ 、１１０ｅ
、１１０ｉ 。 １１０ｍ）に接続され、同様に入力５ｂはセルの第２行
および第２列に、入力５Ｃはセルの第３行および第３列
に、入力５ｄは第４行および第４列にそれぞれ接続され
ている。この際、同一の行のセルについては、その縦方
向入力５ｙ（第５図）が共通接続され、同一の列のセル
については、その横方向入力５ｘ（第５図）が共通接続
される。この例では入力５ａをＬＳＢとするとＬＳＢが
横方向では左側、縦方向では上側となる。また、入力５
の行あるいは列のどちらか一方の入力結線を反転、つま
りＭＳＢとＬＳＢを順次、逆順に接続することにより、
横方向または縦方向のＬＳＢとＭＳＢの位置を反転させ
るようにすることも可能である。このときはメモリセル
アレイの中で左に９０°回転した状態で記憶することを
意味する。 第１１図にメモリブロック１００を８行×８列にしたと
きのアドレス変換の対応図を示す。 この場合、行アドレスデコーダ８および列アドレスデコ
ーダ９は各３ビツトずつ要するのでアドレスの上位３ビ
ツト、下位３ビツトをメモリブロック１００に与えるこ
とになる。このようにメモリブロック１００のセルアレ
イ数が増加しても同様の方法で対応できる。 第１２図に、第８図に示すアドレス変換対応図に基づく
アドレス変換回路７の具体例を示す。 第８図の対応図では、切換信号３により、アドレスＡｏ
−ＡＩとアドレスＡ ｓ 、 Ａ ｓを切換えればよい
ためＡＮＤ−ＯＲゲート７４．７５．７６、７７とイン
バータ７８で実現できる。この、ときの切換信号３につ
いては、半導体記憶装置１の外部にレジスタ（図示せず
）を設けて指定することにより可能であり、また、アド
レス信号の使用していない上位ビット１ビツトを割当て
て、メモリ空間のイメージ空間とし指定することも可能
である。 （発明の効果］ 本発明によれば、メモリブロック内のアクセスの方向を
横または縦に指定して選択できるので、従来の横方向へ
の描画と同等の速度で縦方向への描画が可能となり、描
画処理速度を向上させることのできる半導体記憶装置を
提供することが可能となる。
切換信号３、書込信号４、およびデータ入力５を入力と
して受け、データ出力６を出力する。アドレス信号２は
、アドレス変換回路７に入力され、ここで切換信号３の
状態に応じて、所定の規則に従って変換される。アドレ
ス変換回路７の出力は行アドレスデコーダ８および列ア
ドレスデコーダ９に与えられ、一部のアドレス７１はセ
レクタ１０に入力され、セレクタの出力１１はメモリブ
ロック１００に与えられる。また切換信号３もメモリブ
ロック１００に入力される。切換信号３はメモリブロッ
ク１００に対するアクセスの方向、すなわち、一つのア
ドレスをメモリセルの縦方向に選択するか、横方向に選
択するかを切換える信号である。アドレス変換回路７は
、切換信号３により、縦／横のアクセスを行なうように
アドレスを出力する。行アドレスデコーダ８は、与えら
れたアドレス値７２に対して、行を選択するためのデコ
ーダであり、列アドレスデコーダ９は与えられたアドレ
ス値７３に対して、列を選択するためのデコーダである
。これらのデコーダの出力８１および９１に従って、メ
モリブロック１００の中のメモリセルアレイ部１０１の
一つが選択され、メモリに対する書込、読出の操作が行
なわれる。 次に、切換信号３により制御されるメモリブロック１０
０の詳細について第２図により説明する。 アドレス変換回路７により、変換されたアドレス７１は
セレクタ１０内のデコーダ１２に入力され、その出力が
行セレクタ１３および列セレクタ１４に入力される。こ
のとき、切換信号３により、行セレクタ１３または列セ
レクタ１４の一方が選択される０行セレクタ１３の出力
１５と列セレクタ１４の出力１１＋はメモリセルアレイ
１１０に与えられ、メモリセルアレイ１１０の中の行ま
たは列の一つを選択する信号となる。本実施例ではメモ
リセルアレイ１１０は８ビツト×８ビツトで示している
がデータビットの幅により可変となることは明らかであ
る。また、第１図に示した行アドレスデコーダ８と列ア
ドレスデコーダ９とにより選択されたメモリセルアレイ
部１０１だけを有効とするために、行デコード信号８１
ａおよび列デコード信号９１ａを用いてメモリセルアレ
イ１１０を制御する０両デコード信号８１ａ、９１ａは
、同時に、メモリセルアレイ１１０の出力６の制御も行
なう、このために、行デコード信号８１ａと列デコード
信号９１ａが共に有効であるときＡＮＤゲート１０２に
より有効信号１０３が得られ、さらにこの有効信号１０
３は書込信号４によりＡＮＤゲート１０４を通過して書
込有効信号１０５となり、メモリセルアレイ１１０への
書込を制御する。メモリセルアレイ１１０の入力データ
５は各セルに与えられる。出力データ１０６．１０７は
それぞれ縦方向アクセス、横方向アクセスによる出力で
あり、これをアクセスの方向を決める切換信号３で選択
することによりセレクタ１０８を通して正しい出力デー
タ６が得られる。また、このとき、出力データ６は他の
メモリセルアレイと接続されるが、その出力を有効／無
効にする信号として有効信号１０３が用いられる。 次にメモリセルアレイ１１０の内容について第３図によ
り説明する。 第２図に示したメモリセルアレイ１１０は８行×８列で
示したが、第１図においてはその一部として４行×４列
の構成を示す。８行×８列の場合はこれを単純に拡張す
ればよい。 各メモリセル１１０ａ〜１１０ｐには共通入力として、
切換信号３および書込有効信号１０５が与えられている
。横方向アクセスに対しては行セレクト信号１５、縦方
向アクセスに対しては列セレクト信号１６が与えられる
。このとき行セレクト信号１５と列セレクト信号１６の
中で唯一つだけが有効となるように制御されるため、書
込、または読出の対象となるのは第１図の例では、横ま
たは縦の４ビツト分となる。 入力信号５は入力の各ビットに対応するメモリセル１１
０ａ〜 １１０ｐに与えられる０例えば入力ビット（０
）５ａは横方向アクセスの場合メモリセル１１０ａ 、
１１０ｅ 、１１０ｉ 、１１０ｍに与えられ、縦方向
アクセスの場合、メモリセル１１０ａ 、１１０ｂ 、
１１０ｃ 、１１０ｄに与えられる。同様に入力ビット
（ｌから３）５ｂ〜５ｄもそれぞれ対応するメモリセル
に入力される。 次に出力信号は、横方向出力１１１と縦方向出力１１２
に分けて出力される。各メモリセル１１０ｘ（Ｘはａ〜
ｐ）の出力は、結線で接続されているが、メモリセル１
１０ｘ内の出力はスリーステートバッファで出力され、
選択出力されるように構成するため問題はない。横方向
出力１１１と縦方向出力１１２は出力セレクタ１０８に
入力され、切換信号３により選択出力される。またこの
とき、当該メモリセルアレイ１１０が選択されたアレイ
であるかどうかを示す有効信号１０３により、出力のス
リーステート制御が行なわれる。 次に、第４図に出力セレクタ１０８の具体例を示す。第
４図は出力セレクタ１０８の１ビツト分である。横方向
出力１１１と縦方向出力１１２は切換信号３によって、
ＡＮＤゲート １０８ａ 、１０８ｂ、ＯＲゲート １
０８ｃ、インバータ１０８ｄより構成されるセレクタを
通り、選択出力される。ＯＲゲート１０８ｃの出力はス
リーステートバッファ １０８ｅにより出力され、その
スリーステートの制御信号として、有効信号１０３が与
えられる。 第５図にメモリセル１１０ａ〜１１０ｐの１ビツト分の
セルの具体例を示す、メモリセルはＮＯＲゲート１２０
．１２１、ＡＮＤゲート１２２．１２３、インバータ１
２４で構成され、書込のための信号として書込有効信号
１０５と行セレクト信号１５または列セレクト信号１６
が有効のときにのみ書込可能とするためにＡＮＤゲート
１２５とＯＲゲート１２６を設けている。これにより、
アドレス信号２および切換信号３によって選択されたメ
モリセル群のみに対して書込を行なうように制御できる
。入力データには、横方向人力５ｘと縦方向入力５ｙと
があり、これを切換信号３で選択入力する。このときの
選択回路はＡＮＤゲート１２７．１２８、ＯＲゲート１
２ｇ、インバータ１３０で構成され、切換信号３が“ｌ
”のとき横方向入力５ｘが、″０”のとき縦方向入力５
ｙが入力信号となる。次に、出力はメモリセルの出力を
スリーステートバッファ１３１゜１３２でそれぞれ横方
向出力１１１および縦方向出力１１２に分割して出力す
る。このような構成のメモリセルを横方向および縦方向
に同じ数（ビット）だけ並べることにより、メモリセル
アレイ１１０を構成することができる。このときのビッ
ト数としては、データ出力６のビット幅、例えば８ビツ
ト、１６ビツトなどを選択する。 次に、第２図におけるセレクタ１０の具体例を第６図を
用いて説明する。 この例ではデータのビット幅を８ビツトとしているため
、セレクタのビット数も８ビツトとなり、したがってデ
コードのための入力は３ビツト（２３＝８）となる。ア
ドレス信号７１ａ 、 ７１ｂ 。 ７１ｃの３ビツトはインバータ１２ａ 、 １２ｂ 、
１２ｃとＡＮＤゲート１２ｄ〜１２ｋによって構成さ
れるデコーダ１２に入力され、各デコード出力を得る。 デコード出力は行セレクタ１３および列セレクタ１４に
与えられ、かつ切換信号３によって行セレクタ１３また
は列セレクタ１４のどちらかの出力のみを有効とするよ
うに制御する。切換信号３が“１”のときは行セレクタ
１３が選択され、０”のときはインバータ１４ａにより
列セレクタ１４が選択される。 これにより、行セレクタ１３と列セレクタ１４のＡＮＤ
ゲート１３ｄ〜１３にと１４ｄ〜１４にの中の一つだけ
か有効となり、メモリセルアレイＩＩＧの中の１行また
は１列を選択できることになる。 次に、第３図におけるメモリブロック１００の中からメ
モリセルアレイ部１１０を選択する行アドレスデコーダ
８および列アドレスデコーダ９について述べる。 第３図の実施例では、メモリセルアレイ部１１０の構成
として４×４となっているが、これは、用とに応じてｎ
ｘｎ （ｎは正の整数）でよい。ここで２” ＝ｎ （
ｍは正の整数）であれば、アドレス変換回路の変換か容
易となる。本実施例ではｍ＝２、ｎ＝４の例を示してい
る。 第７図に行アドレスデコーダ８、列アドレスデコーダ９
の具体例を示す。ここでは、行アドレスデコーダ８と列
アドレスデコーダ９とは同一構成であるので、行アドレ
スデコーダ８についてのみ示した。この例では、アドレ
ス信号７２ａ 、 ７２ｂをインバータ８ｅ、８ｆおよ
びＡＮＤゲート８ｇ。 ８ｈ、８ｉ、８ｊによりデコードしており、２ビツトの
アドレス入力から一つの行を選択していることになる。 次に、アドレス変換回路７について第８図を用いて説明
する。 第３図の例ではメモリの容量は１２８バイト（８バイト
×１６）であるのでアドレスはＡｏ〜Ａ６の７ビツトで
よい。このとき、アクセスの方向ごとにアドレスを割当
てると第８図に示すようになる。すなわち、行アドレス
デコーダ８に与えるアドレス７２と列アドレスデコーダ
９に与えるアドレス７３とを入替えることにより実現で
きる。ここで行アドレスデコーダ８、列アドレスデコー
ダ９は各２ビツト必要であるため、アドレスの上位２ビ
ツトと下位２ビツトを割当て、メモリブロックには中間
の残り３ビツトを共通に与えればよいことがわかる。こ
の様子を第９図に示すメモリブロックの機念図で説明す
る。 横方向アクセスの場合アドレスは横方向に進行する。こ
のときは、したがって列アドレスデコーダ９に下位のア
ドレスビットＡｏ、Ａｒを割付ける。次に、アドレス４
がアドレス０の真下に相当するためメモリブロック１０
０内でのデコード回路を用いる。このメモリブロック１
００は８バイト分あるためアドレスビットは３ビツト必
要である。 これがＡ ｔ 、 Ａ ３． Ａ ４に相当する。さら
に行方向にはアドレスＡ ｓ 、 Ａ ａを与えること
によりメモリセルアレイ１１０の選択ができる。同様に
縦方向の場合は、行方向にアドレスが進行していくため
、行アドレス信号７２にアドレスの下位Ａ、、Ａ、を、
列アドレス信号７３にアドレスの上位Ａ ｓ 、 Ａ
ｔ、を与えればよいことになる。 次に、各メモリセルアレイ１１０のビット重みについて
第１０図に示す。 第１図に示したメモリセルアレイ配列の例では入力５ａ
が、セルの第１行（１１０ａ 、１１０ｂ 、１１０ｃ
、１１０ｄ ）および第１列（１１０ａ 、１１０ｅ
、１１０ｉ 。 １１０ｍ）に接続され、同様に入力５ｂはセルの第２行
および第２列に、入力５Ｃはセルの第３行および第３列
に、入力５ｄは第４行および第４列にそれぞれ接続され
ている。この際、同一の行のセルについては、その縦方
向入力５ｙ（第５図）が共通接続され、同一の列のセル
については、その横方向入力５ｘ（第５図）が共通接続
される。この例では入力５ａをＬＳＢとするとＬＳＢが
横方向では左側、縦方向では上側となる。また、入力５
の行あるいは列のどちらか一方の入力結線を反転、つま
りＭＳＢとＬＳＢを順次、逆順に接続することにより、
横方向または縦方向のＬＳＢとＭＳＢの位置を反転させ
るようにすることも可能である。このときはメモリセル
アレイの中で左に９０°回転した状態で記憶することを
意味する。 第１１図にメモリブロック１００を８行×８列にしたと
きのアドレス変換の対応図を示す。 この場合、行アドレスデコーダ８および列アドレスデコ
ーダ９は各３ビツトずつ要するのでアドレスの上位３ビ
ツト、下位３ビツトをメモリブロック１００に与えるこ
とになる。このようにメモリブロック１００のセルアレ
イ数が増加しても同様の方法で対応できる。 第１２図に、第８図に示すアドレス変換対応図に基づく
アドレス変換回路７の具体例を示す。 第８図の対応図では、切換信号３により、アドレスＡｏ
−ＡＩとアドレスＡ ｓ 、 Ａ ｓを切換えればよい
ためＡＮＤ−ＯＲゲート７４．７５．７６、７７とイン
バータ７８で実現できる。この、ときの切換信号３につ
いては、半導体記憶装置１の外部にレジスタ（図示せず
）を設けて指定することにより可能であり、また、アド
レス信号の使用していない上位ビット１ビツトを割当て
て、メモリ空間のイメージ空間とし指定することも可能
である。 （発明の効果］ 本発明によれば、メモリブロック内のアクセスの方向を
横または縦に指定して選択できるので、従来の横方向へ
の描画と同等の速度で縦方向への描画が可能となり、描
画処理速度を向上させることのできる半導体記憶装置を
提供することが可能となる。
第１図は本発明による半導体記憶袋との一実施例のブロ
ック結線図、第２図は第１図の記憶装置をその駆動回路
と共に示すブロック結線図、第３図は第１図の記憶装置
をさらに行列形式に配置した記憶装置のブロック図、第
４図、第５図、第６図はそれぞれ第２図の各ブロックの
詳細回路図、第７図は第３図のブロックの詳細回路図、
第８図および第１１図は第３図のアドレス変換回路のア
ドレス変換を示す対応図、第９図および第１０図は本発
明の第３図の記憶装着のメモリセルの配置概念図、第１
２図は第３図のブロックの詳細回路図である。 １−・・半導体記憶装置 ２・・・アドレス信号 ３・・・切換信号 ４・・・書込信号 ５・・・入力信号 ６・・・出力信号 ７・・・アドレス変換回路 １０−・・セレクタ（選択手段） １３−・・行セレクタ １４−・・列セレクタ １０８−・・出力セレクタ １００−・・メモリブロック １１０−・・メモリセルアレイ ８・・・行アドレスデコーダ （アレイ行アクセス手段） ９・・・列アドレスデコーダ （アレイ列アクセス手段）
ック結線図、第２図は第１図の記憶装置をその駆動回路
と共に示すブロック結線図、第３図は第１図の記憶装置
をさらに行列形式に配置した記憶装置のブロック図、第
４図、第５図、第６図はそれぞれ第２図の各ブロックの
詳細回路図、第７図は第３図のブロックの詳細回路図、
第８図および第１１図は第３図のアドレス変換回路のア
ドレス変換を示す対応図、第９図および第１０図は本発
明の第３図の記憶装着のメモリセルの配置概念図、第１
２図は第３図のブロックの詳細回路図である。 １−・・半導体記憶装置 ２・・・アドレス信号 ３・・・切換信号 ４・・・書込信号 ５・・・入力信号 ６・・・出力信号 ７・・・アドレス変換回路 １０−・・セレクタ（選択手段） １３−・・行セレクタ １４−・・列セレクタ １０８−・・出力セレクタ １００−・・メモリブロック １１０−・・メモリセルアレイ ８・・・行アドレスデコーダ （アレイ行アクセス手段） ９・・・列アドレスデコーダ （アレイ列アクセス手段）
Claims (1)
- 【特許請求の範囲】 １、ｎ行ｎ列（ｎは２以上の整数）に配列されたメモリ
セルを備えた半導体記憶装置であって、上記各メモリセ
ルは、読み書きを許容する２系統の選択信号入力端と、
切換信号により選択可能な２系統の１ビットデータ入力
端とを有し、 上記各メモリセルの第１の系統の選択信号入力端は各行
毎に共通接続され、第２の系統の選択信号入力端は各列
毎に共通接続され、かつ、上記各メモリセルの第１の系
統のデータ入力端は各列毎に共通接続され、第２の系統
のデータ入力端は各行毎に共通接続されたことを特徴と
する半導体記憶装置。 ２、上記切換信号が上記第１の系統のデータ入力を選択
するとき、上記行毎に共通接続された上記第１の系統の
選択信号入力のいずれかを有効化し、上記切換信号が上
記第２の系統のデータ入力を選択するとき、上記列毎に
共通接続された上記第２の系統の選択信号入力のいずれ
かを有効化する選択手段をさらに備えたことを特徴とす
る請求項１記載の半導体記憶装置。 ３、上記ｎ行ｎ列に配列されたメモリセルからなるメモ
リセルアレイをさらに行列形式に配置した記憶手段と、 上記メモリセルアレイの行を指定するアレイ行アクセス
手段と、 上記メモリセルアレイの列を指定するアレイ列アクセス
手段と、 上記アレイ行アクセス手段および上記アレイ列アクセス
手段により指定されたメモリセルアレイ内の任意のメモ
リセル行またはメモリセル列を指定する選択手段と、 上記アレイ行アクセス手段および上記アレイ列アクセス
手段に与える上記記憶手段のアドレス信号を変換するア
ドレス変換手段とを備えることを特徴とする請求項１記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039202A JPH01213691A (ja) | 1988-02-22 | 1988-02-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039202A JPH01213691A (ja) | 1988-02-22 | 1988-02-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01213691A true JPH01213691A (ja) | 1989-08-28 |
Family
ID=12546542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63039202A Pending JPH01213691A (ja) | 1988-02-22 | 1988-02-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01213691A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018160029A (ja) * | 2017-03-22 | 2018-10-11 | 株式会社東芝 | 半導体集積回路 |
-
1988
- 1988-02-22 JP JP63039202A patent/JPH01213691A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018160029A (ja) * | 2017-03-22 | 2018-10-11 | 株式会社東芝 | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4523276A (en) | Input/output control device with memory device for storing variable-length data and method of controlling thereof | |
| US4660181A (en) | Memory system | |
| US4467443A (en) | Bit addressable variable length memory system | |
| EP0492939B1 (en) | Method and apparatus for arranging access of VRAM to provide accelerated writing of vertical lines to an output display | |
| US4561072A (en) | Memory system handling a plurality of bits as a unit to be processed | |
| US5590084A (en) | Semiconductor memory device having a column selector | |
| US4773048A (en) | Semiconductor memory device having even and odd numbered bank memories | |
| US4763302A (en) | Alternatively addressed semiconductor memory array | |
| US5461680A (en) | Method and apparatus for converting image data between bit-plane and multi-bit pixel data formats | |
| US4570222A (en) | Information processor having information correcting function | |
| US4852065A (en) | Data reorganization apparatus | |
| US4651308A (en) | LSI memory circuit | |
| US5588133A (en) | Register block circuit for central processing unit of microcomputer | |
| JPH01213691A (ja) | 半導体記憶装置 | |
| JPH0279294A (ja) | データ長変更可能メモリ | |
| US5875147A (en) | Address alignment system for semiconductor memory device | |
| JPH028335B2 (ja) | ||
| EP1271541A2 (en) | Data storing circuit and data processing apparatus | |
| EP0341887A2 (en) | Frame buffer memory device | |
| JP2624375B2 (ja) | Ｉｃメモリ | |
| JPH0520176A (ja) | 半導体記憶装置 | |
| KR100280391B1 (ko) | 소수의 셀을 갖는 롬 구조 | |
| JP4264072B2 (ja) | Ｒｏｍ回路 | |
| JPH05289938A (ja) | メモリアクセス装置 | |
| JPS63217597A (ja) | 記憶装置 |