JPH01214823A - アクティブマトリクス基板およびその製造方法 - Google Patents
アクティブマトリクス基板およびその製造方法Info
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- JPH01214823A JPH01214823A JP63038603A JP3860388A JPH01214823A JP H01214823 A JPH01214823 A JP H01214823A JP 63038603 A JP63038603 A JP 63038603A JP 3860388 A JP3860388 A JP 3860388A JP H01214823 A JPH01214823 A JP H01214823A
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はアクティブ素子が薄膜トランジスタ（ＴＰＴ
）であるアクティブマトリクス基板およびその製造方法
に関するものである。
）であるアクティブマトリクス基板およびその製造方法
に関するものである。
〔従来の技術〕 。
近年、表示品質の向上の点から、画素ごとに薄膜トラン
ジスタ等のアクティブ素子を設け、アクティブ素子によ
り画素電極が駆動されるアクティブマトリクス液晶表示
装置が注目されており、アクティブマトリクス液晶表示
装置はアクティブ素子が設けられたアクティブマトリク
ス基板と全面に単一電位が供給される対向基板との間に
液晶を挟んだ構造を有する。そして、アクティブマトリ
クス基板は透明基板上にアクティブ素子と画素電極とか
らなる画素をマトリクス状に並べ、アクティブ素子の動
作を制御する走査線と画素電極にデータを供給するデー
タ線とが画素の間に互いに交差して配置された構造とな
っている。
ジスタ等のアクティブ素子を設け、アクティブ素子によ
り画素電極が駆動されるアクティブマトリクス液晶表示
装置が注目されており、アクティブマトリクス液晶表示
装置はアクティブ素子が設けられたアクティブマトリク
ス基板と全面に単一電位が供給される対向基板との間に
液晶を挟んだ構造を有する。そして、アクティブマトリ
クス基板は透明基板上にアクティブ素子と画素電極とか
らなる画素をマトリクス状に並べ、アクティブ素子の動
作を制御する走査線と画素電極にデータを供給するデー
タ線とが画素の間に互いに交差して配置された構造とな
っている。
第４図はアクティブマトリクス基板の画素等をを示す回
路図である。図において、２０１はデータ線、２０３は
データ線２０１と直交方向に交差して設けられた走査線
、２１３はデータ線２０１と走査線２０３との交差領域
、２ｏ５はアクティブ素子である薄膜トランジスタ、２
０９は薄膜トランジスタ２０５のソース、２１１は薄膜
トランジスタ２０５のドレイン、２０７はドレイン２１
１と接続された画素電極である。
路図である。図において、２０１はデータ線、２０３は
データ線２０１と直交方向に交差して設けられた走査線
、２１３はデータ線２０１と走査線２０３との交差領域
、２ｏ５はアクティブ素子である薄膜トランジスタ、２
０９は薄膜トランジスタ２０５のソース、２１１は薄膜
トランジスタ２０５のドレイン、２０７はドレイン２１
１と接続された画素電極である。
つぎに、第５図により従来のマトリクス基板の製造方法
（ティ スナタ（Ｔ、 ５ｕｎａｔａ）他、「アモルフ
ァスシリコン薄膜トランジスタを用いた６４０ Ｘ ４
００画素のアクティブマトリクス液晶表示装置（Ａ ６
４０Ｘ４００ Ｐｉｘｅｌ Ａｃｔｉｖｅ−Ｍａｔｒｉ
ｘ ＬＣＤ Ｕｓｉｎｇａ−５ｉ ＴＦＴ’ｓ） Ｊア
イ トリプル イー トランザクションズ オン エレ
クトロン デヴアイスイズ（ＩＥＥＥ ＴＲＡＮＳＡＣ
ＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ
）ＥＤ−３３巻、８号、１９８６年、 １２１８〜１２
２１頁）について説明する。まず、第５図（ａ）に示す
ように、ガラス基板３０１上に保護膜３０３を形成した
のち、ＩＴＯ膜を堆積し、第１のフォトマスクを用いて
ＩＴＯ膜を加工することにより、薄膜トランジスタのソ
ース、ドレインの引出線、データ線および画素電極に用
いるための透明電極膜３０５を形成する。つぎに、第５
図（ｂ）に示すように、リン（Ｐ）をドープしたｎ型ア
モルファスシリコン（ｎ”ａ−８ｉ）膜３０７を透明導
電膜３０５上にのみ選択的に堆積する。つぎに、第５図
（ｃ）に示すように、プラズマ気相成長法（ＰＣＶＤ）
４ｍよりアモルファスシリコン（ａ−８ｉ）ｗＡを堆積
し、第２のフォトマスクを用いてアモルファスシリコン
膜を加工することにより、薄膜トランジスタの半導体膜
３０９を形成する。このとき、半導体膜３０９以外の領
域のｎ型アモルファスシリコン膜３０７はアモルファス
シリコン膜と同時に除去される。つぎに、第５図（ｄ）
に示すように、窒化シリコン（Ｓ ｉ Ｎ、 ）膜を堆
積して、ゲート絶縁膜３１１を形成する。つぎに、第５
図（ｅ）に示すように、アルミニウム（Ａｌ）膜を堆積
し、第３のフォトマスクを用いてアルミニウム膜を加工
することにより、薄膜トランジスタのゲート電極を含む
走査線３１３を形成する。
（ティ スナタ（Ｔ、 ５ｕｎａｔａ）他、「アモルフ
ァスシリコン薄膜トランジスタを用いた６４０ Ｘ ４
００画素のアクティブマトリクス液晶表示装置（Ａ ６
４０Ｘ４００ Ｐｉｘｅｌ Ａｃｔｉｖｅ−Ｍａｔｒｉ
ｘ ＬＣＤ Ｕｓｉｎｇａ−５ｉ ＴＦＴ’ｓ） Ｊア
イ トリプル イー トランザクションズ オン エレ
クトロン デヴアイスイズ（ＩＥＥＥ ＴＲＡＮＳＡＣ
ＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ
）ＥＤ−３３巻、８号、１９８６年、 １２１８〜１２
２１頁）について説明する。まず、第５図（ａ）に示す
ように、ガラス基板３０１上に保護膜３０３を形成した
のち、ＩＴＯ膜を堆積し、第１のフォトマスクを用いて
ＩＴＯ膜を加工することにより、薄膜トランジスタのソ
ース、ドレインの引出線、データ線および画素電極に用
いるための透明電極膜３０５を形成する。つぎに、第５
図（ｂ）に示すように、リン（Ｐ）をドープしたｎ型ア
モルファスシリコン（ｎ”ａ−８ｉ）膜３０７を透明導
電膜３０５上にのみ選択的に堆積する。つぎに、第５図
（ｃ）に示すように、プラズマ気相成長法（ＰＣＶＤ）
４ｍよりアモルファスシリコン（ａ−８ｉ）ｗＡを堆積
し、第２のフォトマスクを用いてアモルファスシリコン
膜を加工することにより、薄膜トランジスタの半導体膜
３０９を形成する。このとき、半導体膜３０９以外の領
域のｎ型アモルファスシリコン膜３０７はアモルファス
シリコン膜と同時に除去される。つぎに、第５図（ｄ）
に示すように、窒化シリコン（Ｓ ｉ Ｎ、 ）膜を堆
積して、ゲート絶縁膜３１１を形成する。つぎに、第５
図（ｅ）に示すように、アルミニウム（Ａｌ）膜を堆積
し、第３のフォトマスクを用いてアルミニウム膜を加工
することにより、薄膜トランジスタのゲート電極を含む
走査線３１３を形成する。
このアクティブマトリクス基板の製造方法によって製造
されたアクティブマトリクス基板の薄膜トランジスタは
、ゲート電極が最上層に位置するので、トップゲートス
タガード構造と呼ばれる。
されたアクティブマトリクス基板の薄膜トランジスタは
、ゲート電極が最上層に位置するので、トップゲートス
タガード構造と呼ばれる。
このようなアクティブマトリクス基板の製造方法によっ
て製造されたアクティブマトリクス基板においては、フ
ォトマスクを用いてＩＴＯ膜を加工することにより画素
電極を形成しているから、画素電極をデータ線、走査線
、薄膜トランジスタによってに囲まれた領域よりも小さ
くする必要があるので、開口率すなわちアクティブマト
リクス基板の全面積に対−する画素電極の面積の比が小
さくなる。
て製造されたアクティブマトリクス基板においては、フ
ォトマスクを用いてＩＴＯ膜を加工することにより画素
電極を形成しているから、画素電極をデータ線、走査線
、薄膜トランジスタによってに囲まれた領域よりも小さ
くする必要があるので、開口率すなわちアクティブマト
リクス基板の全面積に対−する画素電極の面積の比が小
さくなる。
この発明は上述の課題を解決するためになされたもので
、開口率が大きいアクティブマトリクス基板およびその
製造方法を提供することを目的とする。
、開口率が大きいアクティブマトリクス基板およびその
製造方法を提供することを目的とする。
この目的を達成するため、この発明においては、透明基
板上に４膜トランジスタと透明導電膜からなる画素電極
とからなる画素がマトリクス状に並べられ、上記薄膜ト
ランジスタの動作を制御する走査線と上記画素電極にデ
ータを供給するデータ線とが上記画素の間に互いに交差
して配置されたアクティブマトリクス基板において、上
記薄膜トランジスタのゲート電極および上記走査線とな
る第１の配線を設け、上記データ線となる第２の配線を
設け、上記薄膜トランジスタの活性層となる領域および
上記第１の配線と上記第２の配線との交差領域を除いた
上記第２の配線と重畳する領域に半導体膜を設け、上記
第１の配線と上記半導体膜とに囲まれた領域に上記画素
電極を自己整合的に形成する。
板上に４膜トランジスタと透明導電膜からなる画素電極
とからなる画素がマトリクス状に並べられ、上記薄膜ト
ランジスタの動作を制御する走査線と上記画素電極にデ
ータを供給するデータ線とが上記画素の間に互いに交差
して配置されたアクティブマトリクス基板において、上
記薄膜トランジスタのゲート電極および上記走査線とな
る第１の配線を設け、上記データ線となる第２の配線を
設け、上記薄膜トランジスタの活性層となる領域および
上記第１の配線と上記第２の配線との交差領域を除いた
上記第２の配線と重畳する領域に半導体膜を設け、上記
第１の配線と上記半導体膜とに囲まれた領域に上記画素
電極を自己整合的に形成する。
また、請求項第１項記載のアクティブマトリクス基板を
製造する方法において、フォトプロセスにより上記第１
の配線を形成する配線形成工程と、フォトプロセスによ
り上記半導体膜を形成する半導体膜形成工程と、上記半
導体膜形成工程ののちに上記透明導電体膜を堆積し、上
記透明導電体膜上にネガ型レジストを塗布し、上記第１
の配線および上記半導体膜を遮光膜として上記透明基板
の裏面から光を照射して、ネガ型レジスト層を形成し、
上記ネガ型レジスト層をマスクとして上記透明導電体膜
を工、ツチング除去することにより、上記画素電極を上
記第１の配線と上記半導体膜とに囲まれた領域に形成す
る画素電極形成工程とを行なう。
製造する方法において、フォトプロセスにより上記第１
の配線を形成する配線形成工程と、フォトプロセスによ
り上記半導体膜を形成する半導体膜形成工程と、上記半
導体膜形成工程ののちに上記透明導電体膜を堆積し、上
記透明導電体膜上にネガ型レジストを塗布し、上記第１
の配線および上記半導体膜を遮光膜として上記透明基板
の裏面から光を照射して、ネガ型レジスト層を形成し、
上記ネガ型レジスト層をマスクとして上記透明導電体膜
を工、ツチング除去することにより、上記画素電極を上
記第１の配線と上記半導体膜とに囲まれた領域に形成す
る画素電極形成工程とを行なう。
このアクティブマトリクス基板、アクティブマトリクス
基板の製造方法においては、画素電極が自己整合的に形
成されるから、画素電極の大きさをデータ線、走査線、
薄膜トランジスタによってに囲まれた領域の大きさと等
しくすることができる。
基板の製造方法においては、画素電極が自己整合的に形
成されるから、画素電極の大きさをデータ線、走査線、
薄膜トランジスタによってに囲まれた領域の大きさと等
しくすることができる。
第１図はこの発明に係るアクティブマトリクス基板の一
部を示す図、第２図は第１図のＡ−Ａ断面図である。図
において、１０１はガラス基板、１０３はガラス基板１
０１上に形成された第１の配線で、配線１０３は薄膜ト
ランジスタのゲート電極および走査線となり、配線１０
３はモリブデン（Ｍｏ）からなる。１０５は配線１０３
上に設けられたゲート絶縁膜で、ゲート絶縁膜１０５は
二酸化シリコン（ＳｉＯ□）からなる。１２９はデータ
線となる第２の配線で、配線１２９はアルミニウム（Ａ
ｌ）からなる。１０４は薄膜トランジスタの活性層とな
る領域および配線１０３と配線１２９との交差領域を除
いた配線１２９と重畳する領域に設けられた半導体膜で
、半導体膜１０４は多結晶シリコンからなる。１０９は
二酸化シリコンからなる層間膜で、層間膜１０９は薄膜
トランジスタのバックチャネルを防止する。
部を示す図、第２図は第１図のＡ−Ａ断面図である。図
において、１０１はガラス基板、１０３はガラス基板１
０１上に形成された第１の配線で、配線１０３は薄膜ト
ランジスタのゲート電極および走査線となり、配線１０
３はモリブデン（Ｍｏ）からなる。１０５は配線１０３
上に設けられたゲート絶縁膜で、ゲート絶縁膜１０５は
二酸化シリコン（ＳｉＯ□）からなる。１２９はデータ
線となる第２の配線で、配線１２９はアルミニウム（Ａ
ｌ）からなる。１０４は薄膜トランジスタの活性層とな
る領域および配線１０３と配線１２９との交差領域を除
いた配線１２９と重畳する領域に設けられた半導体膜で
、半導体膜１０４は多結晶シリコンからなる。１０９は
二酸化シリコンからなる層間膜で、層間膜１０９は薄膜
トランジスタのバックチャネルを防止する。
１１９は薄膜トランジスタのソース電極、１２１は薄膜
トランジスタのドレイン電極、１２３は配線１０３と半
導体膜１０４とに囲まれた領域に自己整合的に形成され
た画素電極、１３３はドレイン電極１２１と画素電極１
２３とを接続する接続導体で、接続導体１３３はアルミ
ニウムからなる。
トランジスタのドレイン電極、１２３は配線１０３と半
導体膜１０４とに囲まれた領域に自己整合的に形成され
た画素電極、１３３はドレイン電極１２１と画素電極１
２３とを接続する接続導体で、接続導体１３３はアルミ
ニウムからなる。
つぎに、第３図により第１図、第２図に示したアクティ
ブマトリクス基板の製造方法について説明する。まず、
第３図（ａ）−１，第３図（ａ）−２に示すように、ガ
ラス基板１０１上にモリブデン膜を堆積し、第１のフォ
トマスクを用いてモリブデン膜を加工することにより、
配線１０３を形成する。つぎに、第３図（ｂ）−１、第
３図（ｂ）−２に示すように、常圧ＣＶＤ法により膜厚
１００止の二酸化シリコン膜を堆積することにより、ゲ
ート絶縁膜１０５を形成し、減圧ＣＶＤ法により基板温
度６２５℃で膜厚１５０ｎｍの多結晶シリコン膜を堆積
し、第２のフォトマスクを用いて多結晶シリコン膜を加
工することにより、半導体膜１０４を形成したのち、常
圧ＣＶＤ法により膜厚１１００ｎの二酸化シリコン膜を
堆積することにより、層間膜１０９を形成する。つぎに
、第３図（ｃ）に示すように１層間膜１０９上にポジ型
レジストたとえばシップレイ社製のマイクロポジット１
４００−２７を塗布し、配線１０３を遮光膜としてガラ
ス基板１０１の裏面から紫外線を照射し、現像処理を行
なうことにより、眉間膜１０９上に配線１０３と同形状
のポジ型レジスト層１１１を形成し、ポジ型レジスト層
１１１をマスクとして半導体膜１０４に不純物たとえば
リンイオン１１７を１４０ｋＶの加速エネルギーで５Ｘ
１０１５■−２注入し、ポジ型レジスト層１１１を除去
したのち、熱処理により不純物を活性化して、ソースｆ
ｆ１ｔｌ１９、ドレイン電極１２１を形成する。この場
合、層間膜１０９がイオン注入の保護膜となる。つぎに
、第３図（ｄ）に示すように、スパッタ法により透明導
電膜を堆積したのち、透明導電膜上にネガ型レジストた
とえば日立化成社製のＲＤ２００ＯＮを塗布したのち、
配線１０３および半導体膜１０４を遮光膜としてガラス
基板１０１の裏面から紫外光１２７を照射する。つぎに
、第３図（ｅ）に示すように、現像処理を行なうことに
より、配線１０３および半導体膜１０４以外の領域にネ
ガ型レジスト層１２５を形成する。つぎに、第３図（ｆ
）−１、第３図（ｆ）−２に示すように、ネガ型レジス
ト層１２５をマスクとして透明導電膜をエツチング除去
して１画素電極１２３を形成したのち、ネガ型レジスト
Ｍ１２５を除去する。つぎに、第３図（ｇ）−１、第３
図（ｇ）−２に示すように、層間膜１０９上にポジ型レ
ジストを塗布し、配線１０３を遮光膜としてガラス基板
１０１の裏面から紫外線を照射し、現像処理を行なうこ
とにより、層間膜１０９上に配線１０３と同形状のポジ
型レジスト層を形成し、ポジ型レジスト層をマスクとし
て層間膜１４０９を除去することにより、スルーホール
を形成し、ポジ型レジスト層を除去し、アルミニウム膜
を堆積し、第３のフォトマスクを用いてアルミニウム膜
を加工することにより、配線１２９および接続導体１３
３を形成する。
ブマトリクス基板の製造方法について説明する。まず、
第３図（ａ）−１，第３図（ａ）−２に示すように、ガ
ラス基板１０１上にモリブデン膜を堆積し、第１のフォ
トマスクを用いてモリブデン膜を加工することにより、
配線１０３を形成する。つぎに、第３図（ｂ）−１、第
３図（ｂ）−２に示すように、常圧ＣＶＤ法により膜厚
１００止の二酸化シリコン膜を堆積することにより、ゲ
ート絶縁膜１０５を形成し、減圧ＣＶＤ法により基板温
度６２５℃で膜厚１５０ｎｍの多結晶シリコン膜を堆積
し、第２のフォトマスクを用いて多結晶シリコン膜を加
工することにより、半導体膜１０４を形成したのち、常
圧ＣＶＤ法により膜厚１１００ｎの二酸化シリコン膜を
堆積することにより、層間膜１０９を形成する。つぎに
、第３図（ｃ）に示すように１層間膜１０９上にポジ型
レジストたとえばシップレイ社製のマイクロポジット１
４００−２７を塗布し、配線１０３を遮光膜としてガラ
ス基板１０１の裏面から紫外線を照射し、現像処理を行
なうことにより、眉間膜１０９上に配線１０３と同形状
のポジ型レジスト層１１１を形成し、ポジ型レジスト層
１１１をマスクとして半導体膜１０４に不純物たとえば
リンイオン１１７を１４０ｋＶの加速エネルギーで５Ｘ
１０１５■−２注入し、ポジ型レジスト層１１１を除去
したのち、熱処理により不純物を活性化して、ソースｆ
ｆ１ｔｌ１９、ドレイン電極１２１を形成する。この場
合、層間膜１０９がイオン注入の保護膜となる。つぎに
、第３図（ｄ）に示すように、スパッタ法により透明導
電膜を堆積したのち、透明導電膜上にネガ型レジストた
とえば日立化成社製のＲＤ２００ＯＮを塗布したのち、
配線１０３および半導体膜１０４を遮光膜としてガラス
基板１０１の裏面から紫外光１２７を照射する。つぎに
、第３図（ｅ）に示すように、現像処理を行なうことに
より、配線１０３および半導体膜１０４以外の領域にネ
ガ型レジスト層１２５を形成する。つぎに、第３図（ｆ
）−１、第３図（ｆ）−２に示すように、ネガ型レジス
ト層１２５をマスクとして透明導電膜をエツチング除去
して１画素電極１２３を形成したのち、ネガ型レジスト
Ｍ１２５を除去する。つぎに、第３図（ｇ）−１、第３
図（ｇ）−２に示すように、層間膜１０９上にポジ型レ
ジストを塗布し、配線１０３を遮光膜としてガラス基板
１０１の裏面から紫外線を照射し、現像処理を行なうこ
とにより、層間膜１０９上に配線１０３と同形状のポジ
型レジスト層を形成し、ポジ型レジスト層をマスクとし
て層間膜１４０９を除去することにより、スルーホール
を形成し、ポジ型レジスト層を除去し、アルミニウム膜
を堆積し、第３のフォトマスクを用いてアルミニウム膜
を加工することにより、配線１２９および接続導体１３
３を形成する。
このようなアクティブマトリクス基板、アクティブマト
リクス基板の製造方法においては、画素電極１２３が自
己整合的に形成されるから、画素電極１２３の大きさを
データ線、走査線、薄膜トランジスタによってに囲まれ
た領域の大きさと等しくすることができるので、開口率
が大きくなる。
リクス基板の製造方法においては、画素電極１２３が自
己整合的に形成されるから、画素電極１２３の大きさを
データ線、走査線、薄膜トランジスタによってに囲まれ
た領域の大きさと等しくすることができるので、開口率
が大きくなる。
また、従来のように、透明導電膜３０５を形成したのち
に、半導体膜を形成する場合において、半導体膜として
多結晶シリコン膜を設けるときには、通常多結晶シリコ
ン膜は減圧ＣＶＤ法によって堆積され、減圧ＣＶＤ法に
おいては基板温度を６００℃以上とする必要があるから
、透明導電膜３０５が６００℃以上に加熱されるので、
透明導電膜３０５の光透過率が減少するとともに、抵抗
率が増加するため、透明導電膜３０５が本来の役割を失
ってしまうのに対して、この発明のように、半導体膜１
０４となるべき多結晶シリコン膜を堆積したのちに１画
素電極１２３となるべき透明導電膜を堆積したときには
、透明導電膜が加熱されることがないので、透明導電膜
の光透過率が減少することがなく、抵抗率が増加するこ
とがないから。
に、半導体膜を形成する場合において、半導体膜として
多結晶シリコン膜を設けるときには、通常多結晶シリコ
ン膜は減圧ＣＶＤ法によって堆積され、減圧ＣＶＤ法に
おいては基板温度を６００℃以上とする必要があるから
、透明導電膜３０５が６００℃以上に加熱されるので、
透明導電膜３０５の光透過率が減少するとともに、抵抗
率が増加するため、透明導電膜３０５が本来の役割を失
ってしまうのに対して、この発明のように、半導体膜１
０４となるべき多結晶シリコン膜を堆積したのちに１画
素電極１２３となるべき透明導電膜を堆積したときには
、透明導電膜が加熱されることがないので、透明導電膜
の光透過率が減少することがなく、抵抗率が増加するこ
とがないから。
画素電極１２３の特性が劣化することがない。
なお、上述実施例においては、半導体膜１０４が多結晶
シリコンからなる場合について説明したが、半導体膜１
０４がアモルファスシリコンからなる場合にもこの発明
を適用することができる。
シリコンからなる場合について説明したが、半導体膜１
０４がアモルファスシリコンからなる場合にもこの発明
を適用することができる。
また、上述実施例においては、イオン注入によってソー
ス電極１１９．ドレイン電極１２１を形成したが、ドー
プトアモルファスシリコン股、ドープト多結晶シリコン
膜を堆積することによりソース電極、ドレイン電極を形
成してもよい。
ス電極１１９．ドレイン電極１２１を形成したが、ドー
プトアモルファスシリコン股、ドープト多結晶シリコン
膜を堆積することによりソース電極、ドレイン電極を形
成してもよい。
以上説明したように、この発明に係るアクティブマトリ
クス基板、アクティブマトリクス基板の製造方法におい
ては、画素電極の大きさをデータ線、走査線、薄膜トラ
ンジスタによってに囲まれた領域の大きさと等しくする
ことができるので、開口率が大きくなる。このように、
この発明の効果は顕著である。
クス基板、アクティブマトリクス基板の製造方法におい
ては、画素電極の大きさをデータ線、走査線、薄膜トラ
ンジスタによってに囲まれた領域の大きさと等しくする
ことができるので、開口率が大きくなる。このように、
この発明の効果は顕著である。
第１図はこの発明に係るアクティブマトリクス基板の一
部を示す図、第２図は第１図のＡ−Ａ断面図、第３図は
第１図、第２図に示したアクティブマトリクス基板を製
造する方法の説明図、第４図はアクティブマトリクス基
板の画素等を示す回路図、第５図は従来のマトリクス基
板の製造方法の説明図である。 １０１−・・ガラス基板 １０３・・・第１の配線 １０４・・・半導体膜 １２３・・・画素電極 １２５・・・ネガ型レジスト層 １２９・・・第２の配線 特許出願人 日本電信電話株式会社 代理人 弁理士 中 村 純之助 第１図 第２図 （Ｃ） 第３図 （ａ）−１ 第３図 （ＣＩ）Ｉ−２ （ｂ） −２ −〇ウ ロ
部を示す図、第２図は第１図のＡ−Ａ断面図、第３図は
第１図、第２図に示したアクティブマトリクス基板を製
造する方法の説明図、第４図はアクティブマトリクス基
板の画素等を示す回路図、第５図は従来のマトリクス基
板の製造方法の説明図である。 １０１−・・ガラス基板 １０３・・・第１の配線 １０４・・・半導体膜 １２３・・・画素電極 １２５・・・ネガ型レジスト層 １２９・・・第２の配線 特許出願人 日本電信電話株式会社 代理人 弁理士 中 村 純之助 第１図 第２図 （Ｃ） 第３図 （ａ）−１ 第３図 （ＣＩ）Ｉ−２ （ｂ） −２ −〇ウ ロ
Claims (1)
- 【特許請求の範囲】 １、透明基板上に薄膜トランジスタと透明導電膜からな
る画素電極とからなる画素がマトリクス状に並べられ、
上記薄膜トランジスタの動作を制御する走査線と上記画
素電極にデータを供給するデータ線とが上記画素の間に
互いに交差して配置されたアクティブマトリクス基板に
おいて、上記薄膜トランジスタのゲート電極および上記
走査線となる第１の配線が設けられ、上記データ線とな
る第２の配線が設けられ、上記薄膜トランジスタの活性
層となる領域および上記第１の配線と上記第２の配線と
の交差領域を除いた上記第２の配線と重畳する領域に半
導体膜が設けられ、上記第１の配線と上記半導体膜とに
囲まれた領域に上記画素電極が自己整合的に形成された
ことを特徴とするアクティブマトリクス基板。 ２、請求項第１項記載のアクティブマトリクス基板を製
造する方法において、フォトプロセスにより上記第１の
配線を形成する配線形成工程と、フォトプロセスにより
上記半導体膜を形成する半導体膜形成工程と、上記半導
体膜形成工程ののちに上記透明導電体膜を堆積し、上記
透明導電体膜上にネガ型レジストを塗布し、上記第１の
配線および上記半導体膜を遮光膜として上記透明基板の
裏面から光を照射して、ネガ型レジスト層を形成し、上
記ネガ型レジスト層をマスクとして上記透明導電体膜を
エッチング除去することにより、上記画素電極を上記第
１の配線と上記半導体膜とに囲まれた領域に形成する画
素電極形成工程とを含むことを特徴とするアクティブマ
トリクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038603A JPH01214823A (ja) | 1988-02-23 | 1988-02-23 | アクティブマトリクス基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038603A JPH01214823A (ja) | 1988-02-23 | 1988-02-23 | アクティブマトリクス基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01214823A true JPH01214823A (ja) | 1989-08-29 |
Family
ID=12529851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038603A Pending JPH01214823A (ja) | 1988-02-23 | 1988-02-23 | アクティブマトリクス基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01214823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480816B1 (ko) * | 2001-12-29 | 2005-04-07 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60112089A (ja) * | 1983-11-22 | 1985-06-18 | 松下電器産業株式会社 | 画像表示装置およびその製造方法 |
-
1988
- 1988-02-23 JP JP63038603A patent/JPH01214823A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60112089A (ja) * | 1983-11-22 | 1985-06-18 | 松下電器産業株式会社 | 画像表示装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480816B1 (ko) * | 2001-12-29 | 2005-04-07 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 제조방법 |
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