JPH01217511A - 割込み回路 - Google Patents
割込み回路Info
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- JPH01217511A JPH01217511A JP63042584A JP4258488A JPH01217511A JP H01217511 A JPH01217511 A JP H01217511A JP 63042584 A JP63042584 A JP 63042584A JP 4258488 A JP4258488 A JP 4258488A JP H01217511 A JPH01217511 A JP H01217511A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- interrupt
- reset
- input
- Prior art date
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- Pending
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- 238000011084 recovery Methods 0.000 abstract 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロコンピュータ応用システムにおける
割込み回路に関するものである。
割込み回路に関するものである。
（従来の技術）
従来、この種の割込み回路としては、例えば第２図のよ
うなものがめった。以下、その構成を説明する。
うなものがめった。以下、その構成を説明する。
第２図は、従来のマイクロコンピュータ応用シーテムに
おける割込み回路の一構成例を示すブロック図（゛ある
。
おける割込み回路の一構成例を示すブロック図（゛ある
。
この割込み回路は、割込み入力端子ＩＮＩ及びリセット
入力端子Ｉ＜巳Ｓ等を有する中央処理装置（以下、ＣＰ
Ｕという）１０を備え、その割込み入力端子ＴＸＴには
電圧低下検出回路２０、そのリセット入力端子ＲＥＳに
はイニシャルリセット回路３０がそれぞれ接続されてい
る。電圧低下検出回路２０は、電源電圧ＶＣＣの低下を
検出して割込み信号２０３を出力し、それをＣＰＵ１０
の割込み入力端子Ｉ Ｎ ’ｌに供給する回路である。
入力端子Ｉ＜巳Ｓ等を有する中央処理装置（以下、ＣＰ
Ｕという）１０を備え、その割込み入力端子ＴＸＴには
電圧低下検出回路２０、そのリセット入力端子ＲＥＳに
はイニシャルリセット回路３０がそれぞれ接続されてい
る。電圧低下検出回路２０は、電源電圧ＶＣＣの低下を
検出して割込み信号２０３を出力し、それをＣＰＵ１０
の割込み入力端子Ｉ Ｎ ’ｌに供給する回路である。
イニシャルリセット回路３０は、電源投入時においてリ
セット信号３０８を出力しそれをＣＰＵＩＯのリセット
入力端子ＲＥＳに供給する回路であり、電源電圧ｖＣＣ
とアース間に直列に接続された抵抗３１及びコンデンサ
３２と、抵抗３１に並列に接続されたダイオード３３と
で構成されている。
セット信号３０８を出力しそれをＣＰＵＩＯのリセット
入力端子ＲＥＳに供給する回路であり、電源電圧ｖＣＣ
とアース間に直列に接続された抵抗３１及びコンデンサ
３２と、抵抗３１に並列に接続されたダイオード３３と
で構成されている。
次に、動作を説明する。
システムに電源電圧ＶＣＣが供給されると、イニシャル
リセット回路３０のコンデンサ３２による充電作用によ
っておる時間、リセット信号３０ＳよりＣＰＵ１０のリ
セット入力端子ＲＥＳがアクティブ（活性状態）となる
。前記のおる時間とは、抵抗３１とコンデンサ３２によ
って決定される。リセット入力端子ＲＥＳがアクティブ
になると、ＣＰＵ１０はリセット状態となり、リセット
入力端子ＲＥＳがノンアクティブ（不活性状態）に変化
した時、Ｏ番地の命令をフェッチして予めＯ番地から用
意されているイニシャルプログラム（初期プログラム）
を実行する。
リセット回路３０のコンデンサ３２による充電作用によ
っておる時間、リセット信号３０ＳよりＣＰＵ１０のリ
セット入力端子ＲＥＳがアクティブ（活性状態）となる
。前記のおる時間とは、抵抗３１とコンデンサ３２によ
って決定される。リセット入力端子ＲＥＳがアクティブ
になると、ＣＰＵ１０はリセット状態となり、リセット
入力端子ＲＥＳがノンアクティブ（不活性状態）に変化
した時、Ｏ番地の命令をフェッチして予めＯ番地から用
意されているイニシャルプログラム（初期プログラム）
を実行する。
一方、電圧低下検出回路２０はシステムの電源電圧ＶＣ
Ｃを常に監視しており、予めセットされた設定電圧以下
になった時、割込み信号２０３を出力してＣＰＵ１０必
の割込み入力端子Ｉ Ｎ Ｔをアクティブにする。割込
み入力端子Ｉ＼Ｔがアクティブになると、ＣＰＵ１０は
現在実行中のプログラムを中断し、おる決められた番地
の割込み処理プログラムを実行することにより、電源電
圧ＶＣＣ低下時の処理を行う。
Ｃを常に監視しており、予めセットされた設定電圧以下
になった時、割込み信号２０３を出力してＣＰＵ１０必
の割込み入力端子Ｉ Ｎ Ｔをアクティブにする。割込
み入力端子Ｉ＼Ｔがアクティブになると、ＣＰＵ１０は
現在実行中のプログラムを中断し、おる決められた番地
の割込み処理プログラムを実行することにより、電源電
圧ＶＣＣ低下時の処理を行う。
（発明が解決しようとする課題）
しかしながら、上記構成の割込み回路では、次のような
問題点があった。
問題点があった。
イニシャルリセット回路３０は、電源投入時の電圧が上
昇しきらない状態の時に、必要な場所の初期データを設
定するためのリセット信号３０３を出力するものでおる
。例えば、ＣＰＵ１０ならば各レジスタ内容等を所定の
値に、システムの場合には各システムのレジスタやバッ
ファ等を所定の値に強制的に設定する。イニシャルリセ
ット回路３０はこのような機能を有する回路で必るから
、電源投入時以外の場合では、前記電圧が上昇しきらな
い状態の電圧値になった時にはリセット信号３０８を出
力してしまう。そのため、ＣＰＵ１０必るいはシステム
動作中に電源電圧ＣＣが不安定となり、−時的に電圧が
低下しただけで、現在の処理状態いかんを無視してＣＰ
Ｕ１０必るいはシステムが強制的に初期状態に戻ってし
まう。そして動作中にもかかわらず初期状態に戻ってし
まうと、状態情報や、システムにおける危険情報等が消
えてしまい、トラブルや事故の原因となるおそれがあっ
た。また、このようなトラブルや事故とならない場合で
も、現状の処理状態に復帰させるには多大の労力を要す
ることになる。
昇しきらない状態の時に、必要な場所の初期データを設
定するためのリセット信号３０３を出力するものでおる
。例えば、ＣＰＵ１０ならば各レジスタ内容等を所定の
値に、システムの場合には各システムのレジスタやバッ
ファ等を所定の値に強制的に設定する。イニシャルリセ
ット回路３０はこのような機能を有する回路で必るから
、電源投入時以外の場合では、前記電圧が上昇しきらな
い状態の電圧値になった時にはリセット信号３０８を出
力してしまう。そのため、ＣＰＵ１０必るいはシステム
動作中に電源電圧ＣＣが不安定となり、−時的に電圧が
低下しただけで、現在の処理状態いかんを無視してＣＰ
Ｕ１０必るいはシステムが強制的に初期状態に戻ってし
まう。そして動作中にもかかわらず初期状態に戻ってし
まうと、状態情報や、システムにおける危険情報等が消
えてしまい、トラブルや事故の原因となるおそれがあっ
た。また、このようなトラブルや事故とならない場合で
も、現状の処理状態に復帰させるには多大の労力を要す
ることになる。
本発明は前記従来技術が持っていた課題として、電源投
入時以外の場合にリセット信号が出力されてトラブルや
事故の原因となる点、おるいは不必要に初期設定された
場合には復帰作業に多大の労力を要する点について解決
した割込み回路を提供するものである。
入時以外の場合にリセット信号が出力されてトラブルや
事故の原因となる点、おるいは不必要に初期設定された
場合には復帰作業に多大の労力を要する点について解決
した割込み回路を提供するものである。
（課題を解決するための手段）
本発明は前記課題を解決するために、電源投入時におい
て初期設定用のリセット信号を出力するイニシャルリセ
ット回蕗と、電源電圧が設定値以下に低下した時にそれ
を検出して割込み信号を出力する電圧低下検出回路と、
前記リセット信号の入力により初期設定プログラムを実
行し、前記割込み信号の入力により割込み処理プログラ
ムを実行して処理中のデータを保持するＣＰＵとを備え
た割込み回路において、前記割込み処理プログラムの実
行状態を出力信号の形で外部に出力する機能を前記ＣＰ
Ｕに持たせると共に、前記ＣＰＵに対づる前記リセット
信号の入力を前記出力信号に基づき禁止する禁止回路を
設けたものでおる。
て初期設定用のリセット信号を出力するイニシャルリセ
ット回蕗と、電源電圧が設定値以下に低下した時にそれ
を検出して割込み信号を出力する電圧低下検出回路と、
前記リセット信号の入力により初期設定プログラムを実
行し、前記割込み信号の入力により割込み処理プログラ
ムを実行して処理中のデータを保持するＣＰＵとを備え
た割込み回路において、前記割込み処理プログラムの実
行状態を出力信号の形で外部に出力する機能を前記ＣＰ
Ｕに持たせると共に、前記ＣＰＵに対づる前記リセット
信号の入力を前記出力信号に基づき禁止する禁止回路を
設けたものでおる。
（作 用）
本発明によれば、以上のように割込み回路を構成したの
で、禁止回路は、電源投入時以外の一時的な電圧低下時
等においてＣＰＵの出力信号に基づき、イニシャルリセ
ット回路から出力されるリセット信号のＣＰＵへの入力
を禁止するように働く。これにより、電源電圧が一時的
に低下して処理状態いか／υを無視してＣＰＵが強制的
に初期設定されることかなくなってトラブルや事故か防
止でき、ざらに不必要な初期設定による現状復帰作業の
省略化が図れる。従って前記課題を解決できるので必る
。
で、禁止回路は、電源投入時以外の一時的な電圧低下時
等においてＣＰＵの出力信号に基づき、イニシャルリセ
ット回路から出力されるリセット信号のＣＰＵへの入力
を禁止するように働く。これにより、電源電圧が一時的
に低下して処理状態いか／υを無視してＣＰＵが強制的
に初期設定されることかなくなってトラブルや事故か防
止でき、ざらに不必要な初期設定による現状復帰作業の
省略化が図れる。従って前記課題を解決できるので必る
。
（実施例）
第１図は本発明の実施例に係るマイクロコンピュータ応
用システムにおける割込み回路の構成図である。
用システムにおける割込み回路の構成図である。
第１図において、必るマイクロコンピュータ応用システ
ムを制御するＣＰｔＪ４０は、制御部、演算部及びレジ
スタ部等の他に、現在実行中のプログラムを中断させて
おる決められた番地の割込み処理プログラムを実行する
ための割込み信号５０３を入力する割込み入力端子ｉ
Ｎ Ｔ、該ＣＰｔＪ４０を初期状態にするためのリセッ
ト信号を入力するリセット入力端子ＲＥ Ｓ、及び割込
み処理プログラムの実行状態を示す信号を出力する外部
出力端子ＯＵＴを備えている。
ムを制御するＣＰｔＪ４０は、制御部、演算部及びレジ
スタ部等の他に、現在実行中のプログラムを中断させて
おる決められた番地の割込み処理プログラムを実行する
ための割込み信号５０３を入力する割込み入力端子ｉ
Ｎ Ｔ、該ＣＰｔＪ４０を初期状態にするためのリセッ
ト信号を入力するリセット入力端子ＲＥ Ｓ、及び割込
み処理プログラムの実行状態を示す信号を出力する外部
出力端子ＯＵＴを備えている。
ＣＰＵ４０の割込み入力端子ＴＸＴには電圧低下検出回
路５０が接続され、ざらにイニシャルリセット回路６０
が禁止回路７０を介して該ＣＰＵ４０のリセット入力端
子π「百に接続されている。
路５０が接続され、ざらにイニシャルリセット回路６０
が禁止回路７０を介して該ＣＰＵ４０のリセット入力端
子π「百に接続されている。
電圧低下検出回路５０は、電源電圧■ＣＣの低下を監視
し、設定値以ドに電源電圧ＶＣＣが低下した時には割込
み信Ｑ５０Ｓを出力してＣＰＵ４０の割込み入力端子ｉ
ＮＩに供給する回路でおる。
し、設定値以ドに電源電圧ＶＣＣが低下した時には割込
み信Ｑ５０Ｓを出力してＣＰＵ４０の割込み入力端子ｉ
ＮＩに供給する回路でおる。
イニシャルリセット回路６０は、電源投入時においであ
る一定時聞リセット信号６０Ｓを発生する回路であり、
例えば電源電圧ＶＣＣとアース間に直列に接続された抵
抗６１及びコンデンサ６２と、抵抗６１に並列に接続さ
れたダイオード６３とで構成されている。禁止回路７０
は、ＣＰＵ４０が正常に動作している時に割込み信＠
５０ Ｓとリセット信号６０３が同時期に発生した場合
に、リセット信号６０３を禁止して割込み信＠５０Ｂを
優先してＣＰＵ４０に供給する回路である。この禁止回
路７０は、例えばリセット信号６０３から方形波の信号
を出力するシュミット・トリガ・インバータ７１．２人
力のナントゲート（以下、ＮＡＮＤゲートという）７２
、ＰＮＰ形トシトランジスタフ３び抵抗７４を備え、シ
ュミット・１〜リガ・インバータ７１の出力側ノードＮ
１がＮＡＮＤゲート７２の一方の入力端子に接続され、
ＣＰＵ４０の外部出力端子ＯＵＴがトランジスタ７３の
ベースに接続されている。ざらに、トランジスタ７３の
コレクタは接地され、そのエミッタ側のノードＮ２が、
抵抗７４を介して電源電圧ＶＣＣに接続されると共に、
ＮＡＮＤゲート７２の他方の入力端子に接続され、その
ＮＡＮＤゲート７２の出力側ノードＮ３がＣＰＵ４０の
リセット入力端子τ「百に接続されている。
る一定時聞リセット信号６０Ｓを発生する回路であり、
例えば電源電圧ＶＣＣとアース間に直列に接続された抵
抗６１及びコンデンサ６２と、抵抗６１に並列に接続さ
れたダイオード６３とで構成されている。禁止回路７０
は、ＣＰＵ４０が正常に動作している時に割込み信＠
５０ Ｓとリセット信号６０３が同時期に発生した場合
に、リセット信号６０３を禁止して割込み信＠５０Ｂを
優先してＣＰＵ４０に供給する回路である。この禁止回
路７０は、例えばリセット信号６０３から方形波の信号
を出力するシュミット・トリガ・インバータ７１．２人
力のナントゲート（以下、ＮＡＮＤゲートという）７２
、ＰＮＰ形トシトランジスタフ３び抵抗７４を備え、シ
ュミット・１〜リガ・インバータ７１の出力側ノードＮ
１がＮＡＮＤゲート７２の一方の入力端子に接続され、
ＣＰＵ４０の外部出力端子ＯＵＴがトランジスタ７３の
ベースに接続されている。ざらに、トランジスタ７３の
コレクタは接地され、そのエミッタ側のノードＮ２が、
抵抗７４を介して電源電圧ＶＣＣに接続されると共に、
ＮＡＮＤゲート７２の他方の入力端子に接続され、その
ＮＡＮＤゲート７２の出力側ノードＮ３がＣＰＵ４０の
リセット入力端子τ「百に接続されている。
第３図は第１図の波形図、及び第４図は第１図のフロー
チャートであり、これらの図を参照しつつ第１図の動作
を説明する。
チャートであり、これらの図を参照しつつ第１図の動作
を説明する。
ＣＰＵ４０が正常に動作しているとき、マイクロコンピ
ュータ応用システムへの電源電圧Ｖｃｃかある設定電圧
ｖｔｈ以下に低下した場合、電圧低下検出回路５０はぞ
れを検出して低レベル（以下、ＬＩ＋という）の割込み
信号５０３を出力する。すると、ＣＰＵ４０の割込み入
力端子ＴＸＴがアクティブとなるため、ＣＰＵ４０はリ
セット信号６０８の入力を禁止するために外部出力端子
ＯＵＴを“ＨＨにすると共に、第４図に示すように現在
実行中のプログラムを中断し、ある決められた番地に予
め用意されている割込み処理プログラムを実行する。即
ち、ＣＰＵ４０は現在実行中の処理データをバックアッ
プメモリ等の破壊されない場所に退避させて非常停止状
態となる。次に、ＣＰＵ４０はリセット信号６０３の入
力を許可するために外部出力端子ＯＵＴを“′Ｈ″にし
だ後（ステップ１０２＞、ある時間だけ待ち（ステップ
１０３）、この間にリセット信＠６０３が入力されなけ
れば電源電圧■ＣＣの瞬間停止状態と判断し、リセット
信号６０３の入力を禁止するために外部出力端子ＯＵＴ
を“Ｌパにして復１日プログラムに飛び、その復１日プ
ログラムを起動（ステップ１０５）させて処理を終了す
る。
ュータ応用システムへの電源電圧Ｖｃｃかある設定電圧
ｖｔｈ以下に低下した場合、電圧低下検出回路５０はぞ
れを検出して低レベル（以下、ＬＩ＋という）の割込み
信号５０３を出力する。すると、ＣＰＵ４０の割込み入
力端子ＴＸＴがアクティブとなるため、ＣＰＵ４０はリ
セット信号６０８の入力を禁止するために外部出力端子
ＯＵＴを“ＨＨにすると共に、第４図に示すように現在
実行中のプログラムを中断し、ある決められた番地に予
め用意されている割込み処理プログラムを実行する。即
ち、ＣＰＵ４０は現在実行中の処理データをバックアッ
プメモリ等の破壊されない場所に退避させて非常停止状
態となる。次に、ＣＰＵ４０はリセット信号６０３の入
力を許可するために外部出力端子ＯＵＴを“′Ｈ″にし
だ後（ステップ１０２＞、ある時間だけ待ち（ステップ
１０３）、この間にリセット信＠６０３が入力されなけ
れば電源電圧■ＣＣの瞬間停止状態と判断し、リセット
信号６０３の入力を禁止するために外部出力端子ＯＵＴ
を“Ｌパにして復１日プログラムに飛び、その復１日プ
ログラムを起動（ステップ１０５）させて処理を終了す
る。
一方、イニシャルリセット回路６０は第３図に示すよう
に電源電圧ＶＣＣが低下すると、今までコンデンサ６２
に蓄電されていた電荷がダイオード６３を経由して電源
電圧ＶＣＣ側に放電されるため、基準電圧Ｖｉ、ｌｌ以
下に低下するリセット信号６０Ｓを出力する。このリセ
ット信号６０Ｓは、コンデンサ６２が再び電源電圧ＶＣ
Ｃで充電されるため、基Ｑ電圧Ｖｉｈを越えて電源電圧
Ｖｃｃまで上昇する。するとシュミット・トリガ・イン
バータ７１は、リセット信＠６０Ｓが基準電圧ｉＱまで
低下した時に１１ Ｈ１１に立上がり、再びリセット信
号６０Ｓが上昇して基準電圧Ｖｉｈになった時に“Ｌ″
に立下がる信号を出力側ノードＮ１に出力する。ここで
、ＣＰＵ４０のリセット入力端子ＲＥＳがアクティブに
なるためには、ＮＡＮＤゲート７２の入力側ノードＮ１
．Ｎ２がいずれも“ＷＰにならなければならない。つま
り、ノードＮ２が１（ＨＩ＋になるためには、外部出力
端子ＯＵＴが“ＨＭＩになることにより、トランジスタ
７３がオフしなければならない。ところが、外部出力端
子ＯＵＴは割込み処理プログラムによって制御され、Ｃ
ＰＵ４０が割込み処理プログラムを実行する際にはその
外部出力端子ＯＵＴが１１ Ｈ４１となるため、ＮＡＮ
Ｄゲート７２の出力側Ｎ３が１４ ＨＴ１となってリセ
ット入力端子ＲＥＳがノンアクティブとなり、リセット
信＠６ｏｓの入力が禁止されて割込み信号５０３の入力
が優先されることになる。このように、割込み信号５０
３とリセット信号６０Ｓとが同時期に発生した場合には
、割込み信＠５０Ｓが優先してＣＰＵ４０に入力される
ため、電源電圧低下時の一番システムが不安定となる時
に、確実にデータの退避及び動作部の非常停止が行われ
、それによってトラブルや事故の１東回がなくなると共
に、不必要な初期設定の復帰作業が使用略できる。
に電源電圧ＶＣＣが低下すると、今までコンデンサ６２
に蓄電されていた電荷がダイオード６３を経由して電源
電圧ＶＣＣ側に放電されるため、基準電圧Ｖｉ、ｌｌ以
下に低下するリセット信号６０Ｓを出力する。このリセ
ット信号６０Ｓは、コンデンサ６２が再び電源電圧ＶＣ
Ｃで充電されるため、基Ｑ電圧Ｖｉｈを越えて電源電圧
Ｖｃｃまで上昇する。するとシュミット・トリガ・イン
バータ７１は、リセット信＠６０Ｓが基準電圧ｉＱまで
低下した時に１１ Ｈ１１に立上がり、再びリセット信
号６０Ｓが上昇して基準電圧Ｖｉｈになった時に“Ｌ″
に立下がる信号を出力側ノードＮ１に出力する。ここで
、ＣＰＵ４０のリセット入力端子ＲＥＳがアクティブに
なるためには、ＮＡＮＤゲート７２の入力側ノードＮ１
．Ｎ２がいずれも“ＷＰにならなければならない。つま
り、ノードＮ２が１（ＨＩ＋になるためには、外部出力
端子ＯＵＴが“ＨＭＩになることにより、トランジスタ
７３がオフしなければならない。ところが、外部出力端
子ＯＵＴは割込み処理プログラムによって制御され、Ｃ
ＰＵ４０が割込み処理プログラムを実行する際にはその
外部出力端子ＯＵＴが１１ Ｈ４１となるため、ＮＡＮ
Ｄゲート７２の出力側Ｎ３が１４ ＨＴ１となってリセ
ット入力端子ＲＥＳがノンアクティブとなり、リセット
信＠６ｏｓの入力が禁止されて割込み信号５０３の入力
が優先されることになる。このように、割込み信号５０
３とリセット信号６０Ｓとが同時期に発生した場合には
、割込み信＠５０Ｓが優先してＣＰＵ４０に入力される
ため、電源電圧低下時の一番システムが不安定となる時
に、確実にデータの退避及び動作部の非常停止が行われ
、それによってトラブルや事故の１東回がなくなると共
に、不必要な初期設定の復帰作業が使用略できる。
なお、本発明は図示の実施例に限定されず、イニシャル
リセット回路６０を他の回路で構成したり、あるいは禁
止回路７０を他のゲート回路等を用いて第１図以外の回
路で構成する等、種々の変形が可能である。
リセット回路６０を他の回路で構成したり、あるいは禁
止回路７０を他のゲート回路等を用いて第１図以外の回
路で構成する等、種々の変形が可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、割込み処
理プログラムの実行状態を出力信号の形で出力する機能
をＣＰＵに持たせると共に、禁止回路を設けたので、−
時的な電源電圧の低下時等においで禁止回路がＣＰＵに
対するリセット信号の入力を禁止する。そのため、不必
要な初期設定を防止でき、トラブルや事故がなくなると
共に、無用な初期設定に対する復帰作業が省略でき、信
頼性の向上が図れる。
理プログラムの実行状態を出力信号の形で出力する機能
をＣＰＵに持たせると共に、禁止回路を設けたので、−
時的な電源電圧の低下時等においで禁止回路がＣＰＵに
対するリセット信号の入力を禁止する。そのため、不必
要な初期設定を防止でき、トラブルや事故がなくなると
共に、無用な初期設定に対する復帰作業が省略でき、信
頼性の向上が図れる。
第１図は本発明の実施例を示す割込み回路の構成図、第
２図は従来の割込み回路の構成図、第３図は第１図の波
形図、第４図は第１図のフローチャートでおる。 ４０・・・・・・ＣＰＵ、５０・・・・・・電圧低下検
出回路、６０・・・・・・イニシャルリセット回路、７
０・・・・・・禁止回路、５０３・・・・・・υ１込み
信号、６０３・・・・・・リセット信号、ＯＵＴ・・・
・・・外部出力端子。 出願人代理人 柿 本 恭 成６０ イニシャ
ルリセット回路 ７０ 禁止回路 ５０８１副込み椙号 ６ＱＳ リセット信号 Ｌ−一−−−−−−−−−」 本発明の割広み回路 第１図 第１図の波形図
２図は従来の割込み回路の構成図、第３図は第１図の波
形図、第４図は第１図のフローチャートでおる。 ４０・・・・・・ＣＰＵ、５０・・・・・・電圧低下検
出回路、６０・・・・・・イニシャルリセット回路、７
０・・・・・・禁止回路、５０３・・・・・・υ１込み
信号、６０３・・・・・・リセット信号、ＯＵＴ・・・
・・・外部出力端子。 出願人代理人 柿 本 恭 成６０ イニシャ
ルリセット回路 ７０ 禁止回路 ５０８１副込み椙号 ６ＱＳ リセット信号 Ｌ−一−−−−−−−−−」 本発明の割広み回路 第１図 第１図の波形図
Claims (1)
- 【特許請求の範囲】 電源投入時において初期設定用のリセット信号を出力す
るイニシャルリセット回路と、電源電圧が設定値以下に
低下した時にそれを検出して割込み信号を出力する電圧
低下検出回路と、前記リセット信号の入力により初期設
定プログラムを実行し、前記割込み信号の入力により割
込み処理プログラムを実行して処理中のデータを保持す
る中央処理装置とを備えた割込み回路において、 前記割込み処理プログラムの実行状態を出力信号の形で
外部に出力する機能を前記中央処理装置に持たせると共
に、 前記中央処理装置に対する前記リセット信号の入力を前
記出力信号に基づき禁止する禁止回路を設けたことを特
徴とする割込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042584A JPH01217511A (ja) | 1988-02-25 | 1988-02-25 | 割込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042584A JPH01217511A (ja) | 1988-02-25 | 1988-02-25 | 割込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01217511A true JPH01217511A (ja) | 1989-08-31 |
Family
ID=12640117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63042584A Pending JPH01217511A (ja) | 1988-02-25 | 1988-02-25 | 割込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01217511A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007037839A (ja) * | 2005-08-04 | 2007-02-15 | Okumura Yu-Ki Co Ltd | パチンコ機 |
| JP2009048366A (ja) * | 2007-08-17 | 2009-03-05 | Toshiba Tec Corp | 電気機器 |
| JP2011238211A (ja) * | 2010-04-16 | 2011-11-24 | Renesas Electronics Corp | データプロセッサ及びデータ処理システム |
-
1988
- 1988-02-25 JP JP63042584A patent/JPH01217511A/ja active Pending
Cited By (3)
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