JPH012176A - 積和演算方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像データ等の時系列及び空間配列のデータ
に対し、ある分布曲線に対応する係数を乗じ、その後加
算する積和演算方式に関する。

従来の技術 画像データの鮮鋭化、空間フィルタリング等に使用され
るたたみ込み積分器のような、時系列及び空間配列のデ
ータから順次ｎ個のデータを取込み、このｎ個のデータ
に、ある分布曲線に対応する係数を各々乗じ、その後金
係数が乗じられたｎ個のデータを加算して出力する積和
演算方式においては、ｎｌＪのデータと各々の係数との
積を同時に求め、これらを加算して出力し、次にデータ
を１つシフトさせ、シフトされたｎ個のデータと各々の
係数の積を同時に求め、これらを加算して出力するとい
う動作を順次行っている。この場合、ｎ個のデータに対
し、各々の係数を同時に乗じる必要があることから、乗
算するプロセッサをｎ個並列に設けた積和Ｐ＃口器のシ
ストリック・アレイで処理を行っている。

即ち、データ列がａｌ、ａ２．ａ３・・・・・・ａｍ　
。

・・・・・・と連続しているものとし、この内ｎ個のデ
ータを順次取込み係数に１−ｋｏを各々同時に乗じた後
、加ｔ）シて出力Ｙを出力するものとすると、積和演算
器の出力Ｙは次のようになる。

第１回［１の出力Ｙ１は、 Ｙｌ−＝ｋ　　ａ　　十ｋ　　ａ　　＋に３ａ３・・・
・・・ｋａ　　　　　　　・・・・・・（１）ｎ ２回目の出力Ｙ２は、 Ｙ　　２　−−　　ｋ　　１　　ａ　　２　　　＋　　
ｋ　　２　　　ａ　　３　−）　　ｋ　　３　　　ａ　
　ａ・・・・・・＋ｋｎａｎ＋１　　　　・・・・・・
（２）１回目の出力Ｙｉは、 Ｙ　ｉ　＝に１ａｔ　＋に２ａ、＋１＋に３ａ、。

・・・・・・＋ｋａ−・・・・・・（３）ｎｎ÷巨１ 上述のように、計数とデータのｎ個の積は同時に求めね
ばならないことから、乗算器としてのプロセッサをｎ個
並列に設けたシストリック・アレイを用いている。

発明が解決しようとする問題点 しかしながら、乗算器として用いられるプ【〕セセラは
高速動作が要求されＣいるため高価格である。イのため
、乗算する係数の数が多くなればなるほど積和演算器の
価格は高価となるという欠点がある。

そこで、本発明の目的は、乗算器としてのプロセッサの
数を減少させ、低価格で積和演算器を構成できる積和演
算方式を提供することばある。

問題点を解決するための手段 ｎ個の係数を対応するデータに乗じ、多積を加ｎする積
和演算方式において、データ列の各）−一タがシフトさ
れながら入力され、入力されたデータに係数を乗じるプ
ロセッサをｎ　／　ｄ個有し、各ブロセッ奢すの出力を
加口して出力するブ［１セツ１ｙ・アレイと、プＬ：ｌ
　Ｉｚツサ・アレイの出力と各シフトに対応する中間ス
トレージのアドレスの記憶値を加尊する加ｎ器と、各シ
フト毎の加ｎ器の出力を対応するアドレスに格納する中
間ストレージを有し、同一データ列を上記プロセッサ・
アレイに６回入力し、データ列を入力する各回毎に各プ
ロセッサに設定する係数値を決められた値に設定変更し
、各回のデータ列の入力毎に上記中間ストレージからの
データの読出し及び［記加ｎ鼎からの出力の山込みをｎ
／ｄ周ｔＩ′ｉｉらせ、６回目の上記加算器の出力をｎ
個の係数とデータの積の加算結果として出力するように
構成づることにより、データに係数を乗する積ｎ器とし
てのプロセッサの数を少なくして上記問題点を解決した
。

作　　用 データ列をａ、ａ、ａ３・・・・・・、プロセッサ・ア
レイのプａｔ？ツサの数ｎ　／　ｄ　＝＝　ｒｒｌとす
るとし、まず始めは、各プロセッサに各々に、に２．・
・・・・・ｋ、が設定され、データ列が入力されると（
以下データ列ａ　　、ａ２　、ａ３・・・・・・をプロ
セッサ・アレイにすべて入力することをパスという）。

上記加算器の最初の周期の出力Ｐ１−１は次のようにな
る（なお、中間ストレージの各アドレスに格納された値
は初期化でｒＯＪにクリアされている）。

１）１−１＝に１ａ１＋に２ａ２＋川…＋ｋＩｌｌａＩ
Ｉｌそして、この出力Ｐ１−１は中間ストレージの対応
するアドレスへ１に格納される。そして、入力データが
シフトされた次のシフト周期では上記加算器の出力Ｐ１
〜２は Ｐｌ−２−に１ａ２＋に２ａ３＋ °°°゛°°ｋｌａｌｌ。１ となり、中間ストレージの対応するアドレスへ２に格納
される。以下同様に処理が行われ、１回目の周期におい
ては加算器の出力Ｐ１−ｉは次のようになる。

Ｐｌ−ｉ−に１ａ、　十に、　ａｉ＋１＋””　””　
ｋｍ　　ａ　ｉ＋ａ−ｆ そして、この値’１−ｉは中間ストレージのアドレスＡ
ｉに格納される。

かくして、積和演篩されるべきデータ列ａ１゜ａ２・・
・・・・の寸べてのシフトを終えると、次にブ［１セツ
サ・アレイの各プロセッサの係数をｋＩＩｌ＋１〜に２
Ｉｌｋ：変更し、再びデータ列ａ　１．　ａ　２・・・
・・・をプロセッサ・アレイに入力し前述同様の処理を
行う。

即ち、この２回目のパスにおいては、中間ストレ−ジか
らのデータの読出し、書込みをｍ周期遅らせ、ｍ＋ｉ回
目のシフ１〜時から順に中間ストレージのアドレスＡ１
よりデータを読出し、このデータにｍ＋１回［１のシフ
ト時のプロセッサ・アレイの出力値を加算し、その和を
アドレスＡ１から順に格納する。

即ち、２回目のデータ入力におけるｍ→１回目のシフト
時において加ｎ器の出力Ｐ２−１は次のようになる。

Ｐ２−１−’−［）１−１　　トｋｉ＋１　　ａｍ＋１
　十ｋ１１）２　ａｌ１１＋２−１°”　””　２ｎ＋
　８２ｍ ＝　ｋ　　ａ　　十ｋ　　ａ　　＋・・・−・・＋　ｋ
２．ａ、、。

そして、次のシフト周期では Ｐ　　−Ｐ　　＋ｋ　　ａ　　十に、ｌｌ＋２ａｍ、３
２−２　　１−２　　　ｍ÷１１１１÷２”　”’　”
・ｋ２ｍ　ａ２ｍ＋　１ ＝　ｋ　１　ａ　２　＋　ｋ　２　ａ　３＋””　”’
　十に２ｉ　ａ２ｍ＋　１ また、ｉ回目のシフト時の周期では Ｐ２−ｉ　　”　　Ｐｌ−ｉ　　十ｋ１１１）１　　ａ
ＩＩ＋＋ｉ＋　ｋ　　　ａ　　・°＝　＝゛＋　ｋ　２
．ａ　２Ｉｌ＋Ｈ−１１＋２　　　　ｌ＋１＋１ −−　ｋ　１　ａ　１＋　ｋ　２　ａ　ｉ＋１””””
　ｋ２ｍａ２ａ＋ｉ−１ 、そして、これらの加暮器の出力Ｐ２−２・・・・・・
Ｐ２−＋・・・は各々中間ストレージのアドレスＡ２・
・・・・・Δｉ・・・・・・に格納される。

以下同様にして、処理が行われ、最後のデータ人力５即
ち、ｄ回目のパス時においては、ブ［１セツサ・アレイ
の各プロセッサに設定する係数をｋ　　　　、ｋ　　　
　・・・・・・ｋｏ　（ｄｍ＝ｎであるたｎ−１１＋Ｉ
　　　ｎ−１÷２ め、１パスでｍ個の係数が設定されｄ回目では、プロセ
ッサ・アレイの最後のプロレッナにはｋｄｌ、１＝ｋｎ
が設定されることとなる）に変更し、中間ス１−レージ
からのデータの読出し、書込みを（ｄ−１）ｍ周期遅ら
せて（ｄ−１）ｍ＋１回目のシフト時から順に中間スト
レージのアドレスＡ１よリデータを読出し、プロセッサ
・アレイの出力と加算し、これを出力として出力する。

即ち、１回目の出力Ｙ１は次のようになる。

Ｙｌ”　Ｐｄ−１””　ｐ（ｄ−１）　−１＋ｋｎ−ｍ
＋１”　　ａ　（ｄ−１）ｌ＋１＋　ｋｎ−１４２ａ　
（ｄ−１）＋２”’　””　＋　ｋｎ　　ａ　（ｄ−１
）ｅ＋ｍ＝　ｐｌ　ａｌ　＋　ｋ２　ａ２　＝−°”　
＋　　ｋ（ｄ−１）ｍ＋ｋ　　　　　ａ ”　　ａ（ｄ−１）ｓ　　　　ｎ−ａ＋　　　　（ｄ−
１）ｓｕｌ””　””　十ｋｎ　ａ（ｄ−１）ｉｔｓ”
−ｋ　１　　ａ　１　−ト　ｋ　２　　ａ　２　　＋　
°°゛　°゛°　ｋ　ｎ−Ｉ　　ａ　ｎ−鋼・・・・・
・ｋａ ”　ｋｎ−ｍ＋Ｉ　　ｎ−ｍ＋Ｉ　　　　ｎ　　。

＝ｋ　　ａ　　十ｋ　　ａ　　　ト・・・・・・−トｋ
ｎ　ａｏｌ　　１　　２　２ ・・・・・・（４） 同様に、ｉ回目のシフト時の周期での出力Ｙｉは次の第
（５）式のようになる。

Ｙｉ””　’−Ｐ（ｄ−１）−ｉ＋ｋｎ−ｔ）１ｄ−＋ ”　　”　（ｄ−ｔ）ｍ＋ｉ＋　ｋｎ−ｍ＋２　　ａ（
ｄ−１）ｍ＋国＋”’　””　ｎ　Ｅ″（ｄ−１）ａ＋
ｉ＋　１−１−に１ａｔ　十に２　”　ｔｉｔ　”””
　ｋｎ　ａｎ＋ｉ−１・・・・・・（５） 上記第（４）式、第（５）式は各々第（１）式、第（３
）式と同一であり、データ列から順次１１個のデータを
取込みシフｌ−Ｌ、ながら各データに係数に１〜ｋｎを
、各々乗じてその積を加算した出力を得る積和演算が行
われたことを意味する。

実施例 図は本発明の一実施例のブロック図で、１は画像データ
等の時系列又は空間配列の被処理データが格納されたダ
イナミックＲＡＭ等で構成されたメモリで、例えば画像
データであると、１画素分の８ビツトのデータを記憶す
るメモリセルがＣＣＤカメラ等により対象物を走査した
ー走査分として２５６個設ｌ５れ、２５６１１の走査分
として、合語２５６×２５６個のメモリヒルで構成され
ている。２は被処理データ１の各データに分布曲線に対
応する係数を乗じる積算器としてのプロセッサが多数配
設されたプロセッサ・アレイで、少なくと６被処理デー
タ１の各データを順次シフトするシフトレジスタ、係数
を記憶する係数記憶部、及び係数を切換えるための係数
切換ｆ段、さらに各プロセッサの出力、即ちデータと係
数の積を足し合わせる加ｑ器を右し【いる。３は、プロ
セッサ・アレイ２の出力、即ち各データと係数との積の
和と中間ストレージ４に記憶させたデータを加粋づる加
算器、４は積和演算の出力Ｙとして出力するまでの中間
処理の段階のデータを一時記憶するための中間ストレー
ジ、５，６．７はゲート回路である。そして、被処理デ
ータ１からプロセッサ・アレイ２へのデータの入力、プ
ロはツサ・アレイ２中のデータのシフト、乗韓、加算処
理、係数の切換、加算器の加算処理、ゲート５．６．７
の制御、中間ストレージ４へのデータの書込み。

読出しの制御等は図示しないＩＩＩ御装置によってマイ
クロプログラム制御が行われている。

積和演算を行うべき一群の被処理データ列、例えば上記
画像データにおいては一走査分の２５６個の画素分のデ
ータ列に対し、該データ列ａ１゜ａ２・・−・・・を順
にシフトしながらｎ個のデータに対し分布曲線に対応づ
る係数に１〜ｋｎを乗じ、その積を加粋し′（その出力
Ｙを第（３）式、第（５）式に示すように Ｙｉ−ｋ　　ａ、＋ｋ　　ａ、　十−ｋｏａｏ、。

１　１　　２　１＋１ （ｉ＝１．２．３・・・・・・） として出力するものとする場合において、本発明におい
ては、積算するプロセッサの数ｍをｎ／ｄ（ｄはｎの約
数）として、プロセッサ・アレイ２に入力するデータ列
を６回パス（入力）させるようにしている。そして、本
実施例においては、ｎ＝４．ｄ＝２．ｍ＝４÷２＝２と
してプ１１セツυ・アレイ２のプロセッサの数を２とし
、４個のａ・　、ａ　Ｈ＋　３　　（ｉ−１。

データａｉ　・ａｉ＋１　・＋＋２ ２．３・・・・・・）に各々係数ｋ　　、ｋ　　、に３
．に４を乗じた各種を加算し次の第６式に示す積和演ｎ
を行う場合について説明する。

Ｙ　＋　＝に１　ａ　Ｈ＋　ｋ２　ａ　国＋　ｋ３ａ　
＋＋２→−に４ａｉ＋３　　　　　　　　　　　・・・
・・・（６）まず、プロセッサ・アレイ２の２つのプロ
セッサに係数に、に２を各々設定し、被処理データ１か
ら積和演ｎ′ＴＪる一群のデータａ−、ａ２・・・・・
・をブロアレイに順次シフトしながら入力する。例えば
、２５６個の画素データａ　”ａ２５６をプロレツサ・
アレイに入力する場合、まず始めにプ［１セツサΦアレ
イ２の２つのプロセッサには各々ａ１．ａ２が入力され
、各プロセラυに設定された係ｒ！ｉｋ、ｋ　　とこの
データａ　１．　ａ　２　（７）栢ｋ　１ａ　１．　ｋ
　２　ａ　２が求められ加算され出力される。この出力
に１ａ１→・ｋ２ａ２は加算器３に入りされて中間スト
レージ４からのデータと加粋されるが、第１回目のデー
タのパス時においてはゲート回路５．７は口１じられゲ
ート回路６のみがマイクロプログラム制御方式の制御ｌ
装置より信号Ｓ１が入力され間どされ、その結果、加算
器３はブ［：Ｉ　ｔ：：　ッ４ｊ・７レイ２の出力に１
ａ１＋に２ａ２を出力Ｐ　　　どして出力する。

Ｐｌ−１−＝　ｋｌ　ａ１＋　ｋ２ａ２　　　　　””
”（７）この出力Ｐ１−１はゲート回路６を介し【、中
間ストレージ４のアドレスＡ１に書込まれる。

イして、データが１つシフトされて、プロセラｌす・ア
レイ２の各プロセッサにはａ　２　、　ａ　３のデータ
が入力され、このデータに係数に１．に２が各々乗じら
れ、加算されグロッセザ・アレイ２から出力される。イ
の結果中間ストレージ４からのデータはないから加算器
３の出力Ｐ１−２は次の第（８）式のようになり、中間
ストレージ４のアドレス△２に記憶される。

Ｐ　１−２　＝ｋ　１ａ　２　＋　ｋ２ａ　３””・・
（８）このように、データａ、ａ２・・・・・・が、順
次シフトされ各々係数に、に２が乗じられ、２つの積の
和が中間ストレージ４の各アドレスに格納されることと
なり、ｉ番目の周期においては、加算器の出力Ｐ１−ｉ
は次の第（９）式のようになり中間ストレージ４のアド
レスＡｉに格納される。

Ｐ　　、　＝ｋ　　ａ、＋に２ａｉ＋ｔ　　　　−・・
・・・＜９＞１−ｔｌ＋ かりシて、積和演算を行うすべてのデータをプロセッサ
・アレイに１回バスさゼると、例えば上記画像データの
例で、２５６個の画素データをすべてパスさせると、中
間ストレージ４のＡ１−Ａ２５６には１回目のパスにお
ける積和演算の算出ｌｌ１ｐ　　　−ｐ　　　　が各々
格納されたこととなる。

（なお、算出値Ｐ　　　は意味をもたないので実際は格
納しないようにする。） 次に、プロセッサ・アレイの各プロセッサに設定する係
数をに、に４に設置変更し、再び同じデータ列をブ臼口
ッナ・アレイ２にバスさせる。

このとさ、第１回目の周期においてはプロＵツリー・ア
レイ２の出力はに３ａ１−トｋ　、ｓ　ａ　２となり、
加算器３に入力されることとなるが、このときはすべて
のグーｌ−回路を閉じておき、加算器３の出力Ｐ　　　
＝、ｋ　　ａ　　−＋−に４ａ２は中間スｔ−Ｌ／　−
シ４に入力されず、また、出力Ｙとしても出力されない
。そして、データが１つシフ］〜され、この周期におけ
る加算器の出力Ｐ　　・−ｋ　３ａ　２　＋ｋ　４ａ　
３も中間ストレージ４に入力されず、出力Ｙどしても出
力されない。そして、２周ＩＩ遅れた３周期目から、即
ち、プロセッサ・アレイ２のブ１コセッナの数（ｍ＝　
２　）だけ遅れた次の周期から、制御装置よりＳ　、Ｓ
３を送出しゲート回路５゜６を開とし、３周期から加算
器３に中間ストレージ４のアドレスＡ１に格納されてい
た第（７）式に示づ゛データＰ　　＝ｋ　ａ　＋に２ａ
２を入力ず１−１１す る。

その結果、加算器３ではプロセッサ・アレイ２から出力
された積の和ｋ　　ａ　　＋に４ａ４と１回目のバスの
１回目の周期の積和演口の値Ｐ１−１が加ｔ１され、こ
れがゲート回路７を介して出力Ｙ１として出力される。

即ち、 Ｙｌ　＝Ｐ２．＝＝Ｐ１．＋に３ａ３＋に４ａ４＝に１
ａ１＋に２ａ２＋に３ａ３ ＋に４ａ４　　　　　・−・・−（１０）次の周期では
プロセッサ・アレイ２の出力に３ａ４＋に４ａ５と中間
ストレージ４のアドレスＡ２に配憶されたデータＰ１−
２が加算され、次の出力Ｙ２が出力される。

Ｙ２＝＝Ｐ　　　　　　　＝Ｐ　　　　　　　＋ｋ　　
　　ａ　　　　＋ｋ　４　　ａｓ＝−ｋ　１ａ　２　＋
　ｋ　２　ａ　３＋　ｋ　３ａ　ａ　＋　ｋ　４ａ　ｓ ・・・・・・（１１） 同様に、ｉ番目の周期においては、プロセッサ・アレイ
２の出力ｋ　　ａ、　　＋に４ａ、、と中間３　　１＋
２ ストレージ４のアドレスＡｉに記憶するデータＰ１−ｉ
が加算され次の出力Ｙ１が出力される。

Ｙｉ＝＝Ｐ　　−−＝Ｐ　・＋に３ａ１＋２２−＋　　
　　　１−＋ ＋　ｋ　４　ａ　１　＋３ ＝ｋ　　ａ、＋に２ａ、＋１ 十ｋａａｉ＋２十に４ａ１＋３ ・・・・・・　（１１） （ｉ＝１．２・・・・・・） 即ら、第（１１）式と第（６）式は同一であり、４ａ・
　、ａｉ＋３　（ｉ六 個のデータａｉ　、ａｉ＋１　、＋＋２１．２・・・・
・・で上記２５６の画素データであるとＹ２５４’〜Ｙ
２５６は意味をもたないためｉ　＝１〜２５３となる。

）に各々係数に１．に２．に３゜ｋ４が乗じられ、その
積の和が各周期毎に出力されることとなる。

上記実施例は積和演算を行うデータの数ｎを４゜プロセ
ッサの数ｍを２．データ列をバスさせる回数ｄを２とし
たが、データの数ｎが６．プロセッサの数ｍを２．デー
タ列をバスさせる回数ｄを３どすると、１回目のバス時
においては、プロセッサ・アレイ２及び加算器３で積和
された値を中間ストレージのアドレスＡ　１　Ｊ：り順
に格納し、２回口のバス時には、プロセッサの数２　（
＝ｍ）だけ遅らせて３回目の周期よりゲート回路５．６
を開ぎ、加算器３で３周期目の各プロセッサの出力とア
ドレスＡ１のデータを加算し、アドレスＡ１に格納し、
以下類に各周期毎中間ストレージのアドレスＡ２より順
に読出し、該アドレスの記憶データとプロセッサ・アレ
イの各プロセッサからの出力を加算し、読出したアドレ
スに加算器３の出力を書込み、３回目のバス時において
は、さらに２周期、即ち、ｍＸ２＝２Ｘ２＝４周期遅ら
せ、５周期目からグーｌ−回路５．７を開きアドレスΔ
１より記憶データを順に読出し、加算器３で各シフト時
のプロセッサ・アレイからの出力と該読出した記憶デー
タを加算して、順に出力Ｙを出力させるようにすればよ
い。

即ち、積和演算を行うデータの数ｎをプロセッサ・アレ
イ２に設けたプロセッサの数ｍで除し、ｎ／ｍ＝６回だ
けデータ列をバスすると共に、１回目のバスではプロセ
ッサ・アレイ２の各プロセッサからの各データと係数と
の積の和を、中間ストレージ４の各アドレスに格納し、
２回目のバスではプロセッサの数ｍだけ遅れて中間スト
レージ４のアドレスＡ１からの読出し、及び書込みを行
わせ、プロセッサ・アレーｆの出力と中間ストレージか
ら読出したを加Ｑし中間ス１〜レージΔ１から順に格納
し、以下、各パス毎、中間ストレージ４のアドレスΔ１
から順に読出し、内込むタイミングをプロセッサ−ｍの
数だけ順次遅ら往、最後のバス時には加ｐ器３の出力を
グー１−回路７を介して出力するようにりればよい。

その結果、データの数ｎと等しい数の１【＝１セツ１す
がある積和病い方式と比べ、処理時間はｄ倍になるが、
プロセッサの数はｎ／ｄとなり高価なプロセッサの数を
減らすことができる。

発明の効果 以上述べたように、本発明は、積和演尊を行うデータの
数よりも少ない数（データの数の約数）のプロセッサで
積和油筒が行えるため、高価な乗客１を行うプロセッサ
を減らすことができ、積和演棹を安価む装置で行うこと
ができる。

【図面の簡単な説明】

図は本発明の一実施例のブロック図である。 １・・・被処理データ、２・・・プロセッサ・アレイ、
３・・・加口器、４・・・中間ストレージ、５，６．７
・・・ゲート回路。

Claims (1)

【特許請求の範囲】
1. ｎ個の係数を対応するデータに乗じ、各積を加算する積
   和演算方式において、データ列の各データがシフトされ
   ながら入力され、入力されたデータに係数を乗じるプロ
   セッサをｎ／ｄ個有し、各プロセッサの出力を加算して
   出力するプロセッサ・アレイと、プロセッサ・アレイの
   出力と各シフトに対応する中間ストレージのアドレスの
   記憶値を加算する加算器と、各シフト毎の加算器の出力
   を対応するアドレスに格納する中間ストレージとを有し
   、同一データ列を上記プロセッサ・アレイにｄ回入力し
   、データ列を入力する各回毎に各プロセッサに設定する
   係数値を決められた値に設定変更し、各回のデータ列の
   入力毎に上記中間ストレージからのデータの読出し及び
   上記加算器からの出力の書込みをｎ／ｄ周期遅らせ、加
   算器の出力をｎ個の係数とデータの積の加算結果として
   出力するようにした積和演算方式。