JPH01217948A - 気密封止型半導体装置 - Google Patents

気密封止型半導体装置

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Publication number
JPH01217948A
JPH01217948A JP63042052A JP4205288A JPH01217948A JP H01217948 A JPH01217948 A JP H01217948A JP 63042052 A JP63042052 A JP 63042052A JP 4205288 A JP4205288 A JP 4205288A JP H01217948 A JPH01217948 A JP H01217948A
Authority
JP
Japan
Prior art keywords
sealing
metallized layer
semiconductor device
base
hermetically sealed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63042052A
Other languages
English (en)
Inventor
Toshihiro Tsuboi
敏宏 坪井
Atsushi Honda
厚 本多
Keiichi Sato
敬一 佐藤
Masahiko Nishiuma
雅彦 西馬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP63042052A priority Critical patent/JPH01217948A/ja
Publication of JPH01217948A publication Critical patent/JPH01217948A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • H10W72/877Bump connectors and die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は気密封止型半導体装置に関し、特にガラス封止
のピングリッドアレイ型パッケージの改良技術に関する
〔従来の技術〕
従来のガラス封止のピングリッドアレイ型パッケージに
あっては、ベース上の表面配線の一部が封止部において
、封止用ガラスにより被覆される形で当該ベースにキャ
ップが封着されている。
近時は多ビン化の傾向も益々強まり、上記ベース上の表
面配線の各配縁間の間隔も挟まり、隣接する配線間でク
ロストークノイズ現象を惹起している。その対策として
配線間の容量を低減することが有効であるが、上記のご
ときパッケージの封止部にあっては、配線間に誘電率の
高い封止用ガラスが介在しているので、むしろ線間容量
を増大させる形となっている。
一方、パッケージ内に収納するよレットサイズは益々大
型化し、それに伴ないその封止部の幅は減少する傾向に
ある。
しかし、封止部の幅を縮少しても封止強度は充分確保す
る必要がある。
なお、ガラ゛ス封止のピングリッドアレイ型パッケージ
について述べた文献の例としてはMcGraw−Hi 
11 Book Company Japan 198
3年コピーライ ト rVLsI  TECHNOLO
GYJ  p570〜573が挙げられる。
〔発明が解決しようとする課題〕
本発明は線間容量を低減させると共に封止部の幅を縮少
しても充分な封止強度を確保できるので、大型ペレット
を搭載することができる技術を提供することな目的とす
る。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
本発明では、表面配線には封止用ガラスがかからない形
で、いわばエアー中にある状態とする。
封止部では表面配線と例えば同様の材質よりなるメタラ
イズ層を設けるが、このメタライズ層は、表面配線とは
切離した、当該表面配線とは無関係のものとする。その
ため、前記表面配線はベース内の内部配線を介して外部
接続端子と電気的に接続するようにする。
〔作用〕
上記のように、表面配線は封止用ガラスと接触していす
、いわばエアー中にあり、配線間に誘電率の大なる封止
用ガラスが介在していないので、その配線間の線間容量
を低減できる。
一方、封止部においては、封止用ガラスとメタライズ層
とが接触し、当該メタライズ層の存在により封止強度を
同上させることができるので、封止代が縮少されてきて
も、充分なる封止強度を確保できる。そして、これによ
り大型ベレットを搭載することができる。
〔実施例〕
次に、本発明の実施例を図面に基づいて説明する。
第1図は本発明をビングリッドアレイ(PGA)型パッ
ケージに適用した例を示す。
パッケージベース1の表面には、表面配線2を例えばA
l蒸着により形成する。当該表面配線2はパッケージベ
ース1内の内部配!3を介して、リードビン4と電気的
に接続する。
ペレット5と表面配線2との電気的な接続はボンディン
グワイヤ6により行われる。パッケージベース1の表面
外周にメタライズ層7を形成する。
当該メタライズ層7は、表面配N2と異種の材料であっ
てもよいが、同一の材料であることが製造を簡略化でき
る利点があり好ましい。
従って、Al蒸着により表面配線2とメタライズ層7と
を同時に形成するとよい。表面配線2とメタライズ層7
とは図示のように切離しする。
メタライズ層7は封止材8との組合せで最適な材質を選
別する。
メタライズ層7の形成されたパッケージベース1の当該
封止代の部分と、キャップ90当該封止代の部分とを封
止材8により封着させる。
封止材8は、例えば低融点封止ガラスにより構成される
口 第2図は本発明をリードレスチップキャリア(LCC)
パッケージに適用した例を示す。
パッケージベース1の端部上面にメタライズ層7を形成
する。
パッケージベース1の当該メタライズ層7の下部に段差
を設け″C表面配線2を形成する。
ペレット5と表面配線2とをボンディングワイヤ6によ
り接続する。
表面配#!2は、パッケージベース1の内部配線3を介
して、パッケージベース1の側面から裏面にかけて形成
された電極部10と接続する。その封止代の部分にメタ
ライズ層7の形成されたバック−レベース1上に、封止
材8によりキャップ9を取着する。
第2図では、パッケージベース1側にのみメタライズ層
7を設けた例を示したが、第3図はパッケージベース1
側のみならず、キャップ90天面の封止代部分にもメタ
ライズ層7を設は封止を行なった例を示す。なお、第3
図では内部配線や電極部の図示を省略しである。
第4図は本発明をマイクロチップキャリア(MCC)パ
ッケージに適用した例を示す。
パッケージベース1上には、バンプ11をもつペレット
(フリップチップ)5をフェイスダウンボンディング方
式で固着する。
バンプ11とパッケージベース1の下部電極12とはベ
ース内の内部配線3を介して電気的に接続する。
パッケージベース1の封止代部分にはメタライズ層7が
形成しである。
封止材8を用いて、パッケージベース1上にキャップ9
を封着する。
ペレット5の上面とキャップ9の天面との間は、接着剤
13により固着する。当該接着剤13は放熱性を同上さ
せるためのもので、熱伝導性の接着剤を使用すると良い
以上の実施例において、ペレット5は例えばシリコン単
結晶基板により構成され、当該ペレット内には多数の回
路素子が形成され、1つの回路機能が与えられている。
回路素子の具体例は、例えばMOSトランジスタから成
り、これらの回路素機能が形成されている。
パッケージベース1は例えばセラミック基板により構成
される。
ボンディングワイヤ6は例えばA u 線やAJ線によ
り構成される。
封止材8は例えば低融点封止用ガラスにより構成される
キャップ9は例えばセラミック材により構成される。
本発明によれば、表面配!I2とメタライズ層7とは切
離してそれぞれ形成し、メタライズ層7は封止材8と当
接するが、表面配線2は封止材8と当接しないようにす
る。
その表面配線2は、誘電率の大なる封止用ガラスなどの
封止材と接していないので、その線間容量が低減され、
配線間でノイズが他の配線にのることが防止される。
一方、封止材8によるベース1とキャップ9との封止代
部分ではメタライズ層7を介在させて封着を行りており
、メタライズ層7と封止材8との接着強度は大であるの
で、封止強度を充分確保できる。
従って、ペレットサイズが大型化しても、最小の封止幅
で封止強度を確保できるので、ペレットサイズの大型化
に対処できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな(、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記実施例ではメタライズ層としてAA’蒸着
膜による例を示したが、封止材が半田であるような場合
には、Cuよりなるメタライズ層とすることが有効であ
る。
本発明は上記実施例で例示したものに限定されず、その
他各種の半導体パッケージに適用することができる。
〔発明の効果〕
本題において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
本発明によれば、線間容量の低減と封止強度の同上とを
共に充足させることのできる技術を提供することができ
た点、非常に有意義な発明を提供できた。
【図面の簡単な説明】
第1図は本発明の実施例を示す半導体装置の断面図、 第2図は本発明の他の実施例を示す半導体装置の断面図
、 第3図は本発明のさらに他の実施例を示す半導体装置の
要部断面図、 第4図は本発明のさらに又他の実施例を示す半導体装置
の断面図である。

Claims (1)

  1. 【特許請求の範囲】 1、ベースとキャップとを封止材により固着させて成る
    気密封止型半導体装置において、前記ベースとキャップ
    とを封止材により固着させる封止代の部分に封止の強度
    を同上させるためのメタライズ層を形成し、かつ、当該
    装置内に収納される半導体チップと外部接続端子とを前
    記ベース内の内部配線を介して接続して成ることを特徴
    とする気密封止型半導体装置。 2、メタライズ層が、Al蒸着膜で封止材が封止用ガラ
    スである、請求項1記載の気密封止型半導体装置。
JP63042052A 1988-02-26 1988-02-26 気密封止型半導体装置 Pending JPH01217948A (ja)

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JP63042052A JPH01217948A (ja) 1988-02-26 1988-02-26 気密封止型半導体装置

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JP (1) JPH01217948A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046074A (en) * 1995-06-05 2000-04-04 International Business Machines Corporation Hermetic thin film metallized sealband for SCM and MCM-D modules
JP2013140874A (ja) * 2012-01-05 2013-07-18 Seiko Epson Corp 電子デバイス、セラミック基板、製造方法、及び圧電発振器

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046074A (en) * 1995-06-05 2000-04-04 International Business Machines Corporation Hermetic thin film metallized sealband for SCM and MCM-D modules
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