JPH01220912A - Ｆｉｒディジタルフィルタ - Google Patents
ＦｉｒディジタルフィルタInfo
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- JPH01220912A JPH01220912A JP4418788A JP4418788A JPH01220912A JP H01220912 A JPH01220912 A JP H01220912A JP 4418788 A JP4418788 A JP 4418788A JP 4418788 A JP4418788 A JP 4418788A JP H01220912 A JPH01220912 A JP H01220912A
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- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルフィルタに関し、特に、累積加算に
必要な加算器の数が少なくてすむＦＩＲ（ｆｉｎｉｔｅ
ｉｍｐｕｌｓｅ ｒｅｓｐｏｎｓｅ）ディジタルフィ
ルタに関する。
必要な加算器の数が少なくてすむＦＩＲ（ｆｉｎｉｔｅ
ｉｍｐｕｌｓｅ ｒｅｓｐｏｎｓｅ）ディジタルフィ
ルタに関する。
入力信号を標本化し、離散時間システム内での信号処理
によって所望の周波数特性を実現する離散値フィルタは
、時間領域でのインパルス応答が有限な時間領域に収ま
るＦＩＲフィルタと無限の時間領域に広がるＩ Ｉ Ｒ
（１ｎｆｉｎｉｔｅ ｉｍｐｕｌｓｅｒｅｓｐｏｎｓ
ｅ）フィルタとに分類される。
によって所望の周波数特性を実現する離散値フィルタは
、時間領域でのインパルス応答が有限な時間領域に収ま
るＦＩＲフィルタと無限の時間領域に広がるＩ Ｉ Ｒ
（１ｎｆｉｎｉｔｅ ｉｍｐｕｌｓｅｒｅｓｐｏｎｓ
ｅ）フィルタとに分類される。
ＦＩＲフィルタの伝達関数Ｈ（Ｚ）は、離散時間でのイ
ンパルス応答をａ（ｎ）、入力信号の標本化周期をＴｓ
、標本化された入力信号系列をＺ−７、インパルス応答
のタップ数をＮとするとで表される。（１）式を遅延素
子９乗算器、加算器の３種類の構成要素で示すと、第２
図の回路構成となる。
ンパルス応答をａ（ｎ）、入力信号の標本化周期をＴｓ
、標本化された入力信号系列をＺ−７、インパルス応答
のタップ数をＮとするとで表される。（１）式を遅延素
子９乗算器、加算器の３種類の構成要素で示すと、第２
図の回路構成となる。
第２図に於いて、入力端子２１にはＴ、秒の遅延素子Ｄ
１〜ＤＮ−１を（Ｎ−１）個直列に接続する。
１〜ＤＮ−１を（Ｎ−１）個直列に接続する。
入力端子２１から数えて第ｎ番目の遅延素子Ｄ７の出力
は、（Ｔ、−ｎ）秒過去の入力信号でありＴｌ）式のＺ
−″に相当する。
は、（Ｔ、−ｎ）秒過去の入力信号でありＴｌ）式のＺ
−″に相当する。
入力端子２１と遅延素子り、〜Ｄ□１の出力とをそれぞ
れ乗算器Ｍ０〜ＭＮ−，に入力する。乗算器Ｍ０〜ＭＮ
−，の係数はインパルス応答ａ （ｎ）のａ （０）
〜ａ （Ｎ−１）に対応しており、（１）式の（ａ
（ｎ） ・Ｚ−９〕を実行する。乗算器Ｍ０〜ＭＮ
−１の出力は全て加算器２２に入力し、（１１式のΣを
実行する。加算器２２の出力を出力端子２３に接続し、
出力端子２３から伝達関数Ｈ（Ｚ）を得る。
れ乗算器Ｍ０〜ＭＮ−，に入力する。乗算器Ｍ０〜ＭＮ
−，の係数はインパルス応答ａ （ｎ）のａ （０）
〜ａ （Ｎ−１）に対応しており、（１）式の（ａ
（ｎ） ・Ｚ−９〕を実行する。乗算器Ｍ０〜ＭＮ
−１の出力は全て加算器２２に入力し、（１１式のΣを
実行する。加算器２２の出力を出力端子２３に接続し、
出力端子２３から伝達関数Ｈ（Ｚ）を得る。
ＦＩＲフィルタをハードウェアで実現する方法には、電
荷転送素子を用いたＣＣＤフィルタ、ディジタル演算回
路で構成したＦＩＲディジタルフィルタ等がある。ＦＩ
Ｒディジタルフィルタはアナログ入力信号をＡ／Ｄ変換
しディジタル回路で（１１式を実現するが、第２図をそ
のままディジタル回路で置き換えると、（Ｎ−１）個の
遅延回路、Ｎ個の乗算器、１個の加算器が必要になり膨
大なハードウェア量になってしまう。
荷転送素子を用いたＣＣＤフィルタ、ディジタル演算回
路で構成したＦＩＲディジタルフィルタ等がある。ＦＩ
Ｒディジタルフィルタはアナログ入力信号をＡ／Ｄ変換
しディジタル回路で（１１式を実現するが、第２図をそ
のままディジタル回路で置き換えると、（Ｎ−１）個の
遅延回路、Ｎ個の乗算器、１個の加算器が必要になり膨
大なハードウェア量になってしまう。
従来例では、システム内での最高周波数の周期をｔとし
て Ｔ３≧ｔ−Ｎ ・・・（２）を
満足する場合、累積加算回路を用いてハードウェア量を
少なくしている。
て Ｔ３≧ｔ−Ｎ ・・・（２）を
満足する場合、累積加算回路を用いてハードウェア量を
少なくしている。
累積加算回路を用いたＦＩＲディジタルフィルタの回路
構成を第３図に示す。第３図に於いて、入力端子３１に
はＴ６秒の遅延素子Ｄ１〜ＤＮ−１を（Ｎ−１）個直列
に接続し、入力端子３１と遅延素子り、〜ＤＮ−１の出
力を選択回路３２に入力する。
構成を第３図に示す。第３図に於いて、入力端子３１に
はＴ６秒の遅延素子Ｄ１〜ＤＮ−１を（Ｎ−１）個直列
に接続し、入力端子３１と遅延素子り、〜ＤＮ−１の出
力を選択回路３２に入力する。
選択回路３２の制御信号はｔ秒周期で切り替わり、入力
端子３１と遅延素子ＤＩ ％ＤＮ−１の出力（Ｚ−’）
を時分割出力する。選択回路３２の出力を乗算器３３に
入力して、乗算器３３の係数を選択回路３２の制御信号
と同期して切り替えると（ａ （ｎ） ・Ｚ −″
）が得られる。乗算器３３の出力と累積器３５の出力と
＋ （ａ （ｎ） ・Ｚ−’）が得られる。加算器
３４の出力を累積器３５に入力して累積器３５の内容を
ｔ秒毎にＮ回更新すると、累積器３５の出力には（１１
式の伝達関数Ｈ（Ｚ）が得られる。累積器３５の内容を
出力端子３６から取り出し、累積器３５の内容を消去し
、次の標本化信号が入力するのを待つ。このようにＦＩ
Ｒディジタルフィルタで累積加算回路を用いると、乗算
器と加算器はそれぞれ１個で実現できる。
端子３１と遅延素子ＤＩ ％ＤＮ−１の出力（Ｚ−’）
を時分割出力する。選択回路３２の出力を乗算器３３に
入力して、乗算器３３の係数を選択回路３２の制御信号
と同期して切り替えると（ａ （ｎ） ・Ｚ −″
）が得られる。乗算器３３の出力と累積器３５の出力と
＋ （ａ （ｎ） ・Ｚ−’）が得られる。加算器
３４の出力を累積器３５に入力して累積器３５の内容を
ｔ秒毎にＮ回更新すると、累積器３５の出力には（１１
式の伝達関数Ｈ（Ｚ）が得られる。累積器３５の内容を
出力端子３６から取り出し、累積器３５の内容を消去し
、次の標本化信号が入力するのを待つ。このようにＦＩ
Ｒディジタルフィルタで累積加算回路を用いると、乗算
器と加算器はそれぞれ１個で実現できる。
ＦＩＲディジタルフィルタの出力が間引きされる場合は
、更にハードウェア量を減らすことができる。間引き率
を１／ｍとして、 Ｎ ≦ ｍ ・・・（３）が成
立する時は、遅延回路が不要になり、第３図に於ける入
力端子３１を直接、乗算器３３に接続してＦＩＲディジ
タルフィルタを実現することができる。これは、標本化
された信号を２０とすると、その信号が次に使用される
のは（ｍ＋１） ・Ｔ。
、更にハードウェア量を減らすことができる。間引き率
を１／ｍとして、 Ｎ ≦ ｍ ・・・（３）が成
立する時は、遅延回路が不要になり、第３図に於ける入
力端子３１を直接、乗算器３３に接続してＦＩＲディジ
タルフィルタを実現することができる。これは、標本化
された信号を２０とすると、その信号が次に使用される
のは（ｍ＋１） ・Ｔ。
秒後であり、その時の標本化信号Ｚ−１は（３）式が成
立している限り使用されることがないからである。
立している限り使用されることがないからである。
又、（３）式が未成立の場合でも、Ｋ ＝ Ｎ ／ ｍ
となるに個の累積加算回路を用いてハードウェア量を減
らすことができる。
となるに個の累積加算回路を用いてハードウェア量を減
らすことができる。
第４図及び第５図に、Ｎ＝３０． ｍ＝１０とした時の
回路構成例を示す。
回路構成例を示す。
第４図に於いて、４２．４３は１０ビツトの遅延回路、
４４〜４６は乗算器と加算器と累積器とから構成される
累積加算回路、４７は加算器を示す。図中、入力端子４
１からの信号は累積加算回路４４で第１〜第１０タツプ
の累積加算が実行される。入力端子４１からの信号は遅
延回路４２によって（１０・Ｔ、）秒遅延され累積加算
回路４５で第１１〜第２０タツプの信号として累積加算
が実行される。同様に遅延回路４３で（２０・Ｔ、）秒
遅延された信号は、累積加算回路４６で残りの第２１〜
第３０タツプの信号として累積加算が実行される。この
様にして、全タップの演算が終了すると累積加算回路４
４〜４６の結果を加算器４７で加算し出力端子４８から
出力する。
４４〜４６は乗算器と加算器と累積器とから構成される
累積加算回路、４７は加算器を示す。図中、入力端子４
１からの信号は累積加算回路４４で第１〜第１０タツプ
の累積加算が実行される。入力端子４１からの信号は遅
延回路４２によって（１０・Ｔ、）秒遅延され累積加算
回路４５で第１１〜第２０タツプの信号として累積加算
が実行される。同様に遅延回路４３で（２０・Ｔ、）秒
遅延された信号は、累積加算回路４６で残りの第２１〜
第３０タツプの信号として累積加算が実行される。この
様にして、全タップの演算が終了すると累積加算回路４
４〜４６の結果を加算器４７で加算し出力端子４８から
出力する。
第５図において、５２〜５４は乗算器と加算器と累積器
とから構成される累積加算回路、５５〜５７は標本化周
期Ｔ、の１０倍のクロックで動作する遅延回路、５８は
加算器を示す。図中、入力端子５１からの信号は累積加
算回路５２で第１〜第１０タツプの累積加算、累積加算
回路５３で第１１〜第２０タツプの累積加算、累積加算
回路５４で第２１〜第３０タツプの累積加算が実行され
る。累積加算回路５３の結果は遅延回路５５で（１０・
Ｔ、）秒、累積加算回路５４の結果は遅延回路５６と５
７とで（２０・Ｔ、）秒遅延されるので、加算器５８の
入力では全タップの累積結果が得られる。この結果を加
算器５８で加算し、出力端子５９から出力する。
とから構成される累積加算回路、５５〜５７は標本化周
期Ｔ、の１０倍のクロックで動作する遅延回路、５８は
加算器を示す。図中、入力端子５１からの信号は累積加
算回路５２で第１〜第１０タツプの累積加算、累積加算
回路５３で第１１〜第２０タツプの累積加算、累積加算
回路５４で第２１〜第３０タツプの累積加算が実行され
る。累積加算回路５３の結果は遅延回路５５で（１０・
Ｔ、）秒、累積加算回路５４の結果は遅延回路５６と５
７とで（２０・Ｔ、）秒遅延されるので、加算器５８の
入力では全タップの累積結果が得られる。この結果を加
算器５８で加算し、出力端子５９から出力する。
第４図と第５図のハードウェア量の違いは遅延回路の個
数である。入力信号のビット数をＡ、累積加算のビット
数をＢ、タップ数をＮとしてＡ・（Ｎ−ｍ−１） ＜Ｂ
・（ｍ−１） ！・−（４）が成立する時には第４図
、成立しない場合は第５図の回路構成を使用するとハー
ドウェア量が最小となる。
数である。入力信号のビット数をＡ、累積加算のビット
数をＢ、タップ数をＮとしてＡ・（Ｎ−ｍ−１） ＜Ｂ
・（ｍ−１） ！・−（４）が成立する時には第４図
、成立しない場合は第５図の回路構成を使用するとハー
ドウェア量が最小となる。
上述した従来のＦＩＲディジタルフィルタは、Ｋ （＝
Ｎ／ｍ）が大きくなるとに個の累積加算回路の他に、Ａ
・（Ｎ−ｍ−１）個又はＢ −（ｍ−１） ！個の遅延
回路と、加算器が必要になり、ハードウェア量が増大す
る欠点がある。
Ｎ／ｍ）が大きくなるとに個の累積加算回路の他に、Ａ
・（Ｎ−ｍ−１）個又はＢ −（ｍ−１） ！個の遅延
回路と、加算器が必要になり、ハードウェア量が増大す
る欠点がある。
本発明の目的は、このような欠点を除去し、ハードウェ
ア量を減少させることのできるＦＩＲディジタルフィル
タを提供することにある。
ア量を減少させることのできるＦＩＲディジタルフィル
タを提供することにある。
本発明のＦＩＲディジタルフィルタは、入力信号に係数
を乗する乗算器と、前記乗算器の出力と後述する２入力
選択回路の出力を加算する加算器と、前記加算器の出力
を累積する累積器と、前記累積器の出力を第１の入力と
する２入力選択回路とで構成される第１〜第ｎのｎ個の
累積加算回路とから成り、 第１の累積加算回路の２入力選択回路の第２の入力には
“０”を入力し、第２から第ｎの累積加算回路の２入力
選択回路の第２の入力には前段の累積加算回路の累積器
出力を入力し、全累積加算回路の乗算器には共通に入力
信号を加え、第ｎの累積加算回路の累積器から出力信号
を得ることを特徴とする。
を乗する乗算器と、前記乗算器の出力と後述する２入力
選択回路の出力を加算する加算器と、前記加算器の出力
を累積する累積器と、前記累積器の出力を第１の入力と
する２入力選択回路とで構成される第１〜第ｎのｎ個の
累積加算回路とから成り、 第１の累積加算回路の２入力選択回路の第２の入力には
“０”を入力し、第２から第ｎの累積加算回路の２入力
選択回路の第２の入力には前段の累積加算回路の累積器
出力を入力し、全累積加算回路の乗算器には共通に入力
信号を加え、第ｎの累積加算回路の累積器から出力信号
を得ることを特徴とする。
上述した従来のＦＩＲディジタルフィルタに対して、本
発明は、従来の累積加算回路で累積器の出力と加算器の
入力との間に２入力選択回路を挿入した回路構成で、累
積加算回路以外の構成要素を必要とせずにＦＩＲディジ
タルフィルタを実現するという独創的な内容をもつ。
発明は、従来の累積加算回路で累積器の出力と加算器の
入力との間に２入力選択回路を挿入した回路構成で、累
積加算回路以外の構成要素を必要とせずにＦＩＲディジ
タルフィルタを実現するという独創的な内容をもつ。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
説明を簡単にするため、Ｎ＝３０． ｍ＝１０とする。
図中、１，５．９は乗算器、２．６．１０は加算器、３
．７．１１は累積器、４，８．１２は２入力選択回路を
示す。乗算器１と加算器２と累積器３と２入力選択回路
４とは累積加算回路１３を構成し、乗算器５と加算器６
と累積器７と２入力選択回路８とは累積加算回路１４を
構成し、乗算器９と加算器１０と累積器１１と２入力選
択回路１２とは累積加算回路１５を構成する。累積加算
回路１５を上位側、累積加算回路１３を下位側とする。
．７．１１は累積器、４，８．１２は２入力選択回路を
示す。乗算器１と加算器２と累積器３と２入力選択回路
４とは累積加算回路１３を構成し、乗算器５と加算器６
と累積器７と２入力選択回路８とは累積加算回路１４を
構成し、乗算器９と加算器１０と累積器１１と２入力選
択回路１２とは累積加算回路１５を構成する。累積加算
回路１５を上位側、累積加算回路１３を下位側とする。
累積加算回路１３では、入力端子１６からの入力を乗算
器ｌに入力しく乗算器ｌの係数はインパルス応答の第１
タツプから第１０タツプとなっている）、乗算器ｌの出
力と２入力選択回路４の出力を加算器２で加算して結果
を累積器３に入力し、累積器３の出力を出力端子１７と
２入力選択回路４のＡ側の入力に接続し、上位側累積加
算回路１４の出力を２入力選択回路４のＢ側の入力に接
続した回路構成となっている。
器ｌに入力しく乗算器ｌの係数はインパルス応答の第１
タツプから第１０タツプとなっている）、乗算器ｌの出
力と２入力選択回路４の出力を加算器２で加算して結果
を累積器３に入力し、累積器３の出力を出力端子１７と
２入力選択回路４のＡ側の入力に接続し、上位側累積加
算回路１４の出力を２入力選択回路４のＢ側の入力に接
続した回路構成となっている。
累積加算回路１４では、入力端子１６からの入力を乗算
器５に入力しく乗算器５の係数はインパルス応答の第１
１タツプから第２０タツプとなっている）、乗算器５の
出力と２入力選択回路８の出力を加算器６で加算して結
果を累積器７に入力し、累積器７の出力を２入力選択回
路４のＢ側の入力と２入力選択回路８のＡ側の入力に接
続し、上位側累積加算回路１５の出力を２入力選択回路
８のＢ側の入力に接続した回路構成となっている。
器５に入力しく乗算器５の係数はインパルス応答の第１
１タツプから第２０タツプとなっている）、乗算器５の
出力と２入力選択回路８の出力を加算器６で加算して結
果を累積器７に入力し、累積器７の出力を２入力選択回
路４のＢ側の入力と２入力選択回路８のＡ側の入力に接
続し、上位側累積加算回路１５の出力を２入力選択回路
８のＢ側の入力に接続した回路構成となっている。
累積加算回路１５では、入力端子１６からの入力を乗算
器９に入力しく乗算器９の係数はインパルス応答の第２
１タツプから第３０タツプとなっている）、乗算器９の
出力と２入力選択回路１２の出力を加算器１０で加算し
て結果を累積器１１に入力し、累積器１１の出力を２入
力選択回路８のＢ個入力と２入力選択回路１２のＡ側の
入力に接続し、２入力選択回路４のＢ側の入力に“０”
を入力する構成となっている。
器９に入力しく乗算器９の係数はインパルス応答の第２
１タツプから第３０タツプとなっている）、乗算器９の
出力と２入力選択回路１２の出力を加算器１０で加算し
て結果を累積器１１に入力し、累積器１１の出力を２入
力選択回路８のＢ個入力と２入力選択回路１２のＡ側の
入力に接続し、２入力選択回路４のＢ側の入力に“０”
を入力する構成となっている。
次に、本実施例の動作を説明する。
累積加算回路１３〜１５では１０回の演算を１周期とし
て演算を繰り返す。第１回目の演算時には入力選択回路
のＢ個入力を選択し、上位側累積加算回路の累積結果と
第１タツプ目の積和結果とを加算した値を累積器に取り
込む。第２回目〜第１０回目の演算時には入力選択回路
のＡ側の入力を選択して、第２タツプ目〜第１Ｏタツプ
目の積和結果を累積する。１回の演算時間を標本化周期
Ｔ５とすると１０回の演算で、（１０タップ分の累積加
算結果）＋（上位側の累積加算結果）が得られる。
て演算を繰り返す。第１回目の演算時には入力選択回路
のＢ個入力を選択し、上位側累積加算回路の累積結果と
第１タツプ目の積和結果とを加算した値を累積器に取り
込む。第２回目〜第１０回目の演算時には入力選択回路
のＡ側の入力を選択して、第２タツプ目〜第１Ｏタツプ
目の積和結果を累積する。１回の演算時間を標本化周期
Ｔ５とすると１０回の演算で、（１０タップ分の累積加
算結果）＋（上位側の累積加算結果）が得られる。
累積加算回路１３〜１５は全て同じ回路構成であるが、
乗算器の係数が異なり、累積加算回路１４の係数はイン
パルス応答の第１１タツプから第２０タツプ、累積加算
回路１５の係数はインパルス応答の第２１タツプから第
３０タツプとなっている。累積加算回路１５の上位側累
積加算回路からの入力は“０”であるので、累積加算回
路１５では１０タツプ毎の累積加算が実行される（第２
１〜第３０タツプ）。次に、累積加算回路１４の上位側
累積加算回路からの入力には累積加算回路１５での演算
結果が加わるので、累積加算回路１４の累積加算結果は
第１１〜第３０タツプとなる。同様に累積加算回路１３
には累積加算回路１４での演算結果が加わるため、１０
回の演算を実行すると出力に全タップの累積加算結果が
得られる。
乗算器の係数が異なり、累積加算回路１４の係数はイン
パルス応答の第１１タツプから第２０タツプ、累積加算
回路１５の係数はインパルス応答の第２１タツプから第
３０タツプとなっている。累積加算回路１５の上位側累
積加算回路からの入力は“０”であるので、累積加算回
路１５では１０タツプ毎の累積加算が実行される（第２
１〜第３０タツプ）。次に、累積加算回路１４の上位側
累積加算回路からの入力には累積加算回路１５での演算
結果が加わるので、累積加算回路１４の累積加算結果は
第１１〜第３０タツプとなる。同様に累積加算回路１３
には累積加算回路１４での演算結果が加わるため、１０
回の演算を実行すると出力に全タップの累積加算結果が
得られる。
以上、本発明の一実施例について説明したが、従来と比
較してみると、第４図の回路構成では、累積加算回路の
他に２０タップ分の遅延回路と加算器が必要であり、第
５図の回路構成では、累積加算回路の他に（１０・Ｔ、
）秒の遅延回路を３個と加算器が必要であるが、本実施
例では２入力選択回路を含む累積加算回路のみで構成で
きる。ＬＳＩ上に実現した場合、２入力選択回路は簡単
なスイッチで構成できるが、遅延回路や加算器には多く
の素子を必要とする。
較してみると、第４図の回路構成では、累積加算回路の
他に２０タップ分の遅延回路と加算器が必要であり、第
５図の回路構成では、累積加算回路の他に（１０・Ｔ、
）秒の遅延回路を３個と加算器が必要であるが、本実施
例では２入力選択回路を含む累積加算回路のみで構成で
きる。ＬＳＩ上に実現した場合、２入力選択回路は簡単
なスイッチで構成できるが、遅延回路や加算器には多く
の素子を必要とする。
以上説明したように本発明は、累積加算回路の演算結果
をオフセットとして次の累積演算に用いるため、累積加
算回路以外の構・成要素を必要とせずにＦＩＲディジタ
ルフィルタを実現でき、ハードウェア量を減少させる効
果がある。
をオフセットとして次の累積演算に用いるため、累積加
算回路以外の構・成要素を必要とせずにＦＩＲディジタ
ルフィルタを実現でき、ハードウェア量を減少させる効
果がある。
第１図は本発明の一実施例を示す回路図、第２図はＦＩ
Ｒフィルタの構成を示す図、第３図〜第５図は従来例に
よるＦＩＲディジタルフィルタの構成を示す回路図であ
る。 １．５．９・・・乗算器 ２．６．１０・・・加算器 ３．７．１１・・・累積器 ４．８．１２・・・２入力選択回路 １３〜１５・・・・・累積加算回路 ３．７，１１：累積器 ４．８，１２：２入力選択Ｕ３路 １３、１４．１５ ：累積加算回路 第１図 第２図 第４図
Ｒフィルタの構成を示す図、第３図〜第５図は従来例に
よるＦＩＲディジタルフィルタの構成を示す回路図であ
る。 １．５．９・・・乗算器 ２．６．１０・・・加算器 ３．７．１１・・・累積器 ４．８．１２・・・２入力選択回路 １３〜１５・・・・・累積加算回路 ３．７，１１：累積器 ４．８，１２：２入力選択Ｕ３路 １３、１４．１５ ：累積加算回路 第１図 第２図 第４図
Claims (1)
- （１）入力信号に係数を乗する乗算器と、前記乗算器の
出力と後述する２入力選択回路の出力を加算する加算器
と、前記加算器の出力を累積する累積器と、前記累積器
の出力を第１の入力とする２入力選択回路とで構成され
る第１〜第ｎのｎ個の累積加算回路とから成り、 第１の累積加算回路の２入力選択回路の第２の入力には
“０”を入力し、第２から第ｎの累積加算回路の２入力
選択回路の第２の入力には前段の累積加算回路の累積器
出力を入力し、全累積加算回路の乗算器には共通に入力
信号を加え、第ｎの累積加算回路の累積器から出力信号
を得るＦＩＲディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4418788A JPH01220912A (ja) | 1988-02-29 | 1988-02-29 | Ｆｉｒディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4418788A JPH01220912A (ja) | 1988-02-29 | 1988-02-29 | Ｆｉｒディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01220912A true JPH01220912A (ja) | 1989-09-04 |
Family
ID=12684568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4418788A Pending JPH01220912A (ja) | 1988-02-29 | 1988-02-29 | Ｆｉｒディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220912A (ja) |
-
1988
- 1988-02-29 JP JP4418788A patent/JPH01220912A/ja active Pending
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