JPH01223687A - メモリーアドレス制御回路 - Google Patents
メモリーアドレス制御回路Info
- Publication number
- JPH01223687A JPH01223687A JP63049000A JP4900088A JPH01223687A JP H01223687 A JPH01223687 A JP H01223687A JP 63049000 A JP63049000 A JP 63049000A JP 4900088 A JP4900088 A JP 4900088A JP H01223687 A JPH01223687 A JP H01223687A
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- Japan
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- memory
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 42
- 238000010586 diagram Methods 0.000 description 4
- 239000009566 Mao-to Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕゛
本発明はメモリーアドレス制御回路に関し、特にダイナ
ミックＲＡＭの読み出し、書き込み、及びリフレッシュ
時にアドレス信号を時分割で選択し送出するアドレスマ
ルチプレクス方式用のメモリーアドレス制御回路に関す
る。
ミックＲＡＭの読み出し、書き込み、及びリフレッシュ
時にアドレス信号を時分割で選択し送出するアドレスマ
ルチプレクス方式用のメモリーアドレス制御回路に関す
る。
従来のこの種のメモリーアドレス制御回路の構成例を、
第３図及び第４図に示す。
第３図及び第４図に示す。
第３図は６４にビット用であや、１６本のアドレス人力
［ＡＯ−Ａ１５を下位桁の８本（ＡＯ〜Ａ７）及び上位
桁の８本（Ａ３−Ａ１５）の各線対をマルチプレクサ１
の入力端Ａ及びＢに接続しである。各マルチプレクサｌ
は選択信号ＳＥＬの制御に応じて、下位桁のアドレス入
力線ＡＯ−Ａ７に与えられるアクセス用アドレス信号、
上位桁のアドレス入力線Ａ８〜Ａ１５に与えられるアク
セス用アドレス信号、次いで下位桁のアドレス入力線Ａ
Ｏ〜Ａ７に与えられるリフレッシ−用アドレス信号を、
順次に時分割で選択し、８本のアドレス出力線ＭＡ Ｏ
−ＭＡ ７に送出する。
［ＡＯ−Ａ１５を下位桁の８本（ＡＯ〜Ａ７）及び上位
桁の８本（Ａ３−Ａ１５）の各線対をマルチプレクサ１
の入力端Ａ及びＢに接続しである。各マルチプレクサｌ
は選択信号ＳＥＬの制御に応じて、下位桁のアドレス入
力線ＡＯ−Ａ７に与えられるアクセス用アドレス信号、
上位桁のアドレス入力線Ａ８〜Ａ１５に与えられるアク
セス用アドレス信号、次いで下位桁のアドレス入力線Ａ
Ｏ〜Ａ７に与えられるリフレッシ−用アドレス信号を、
順次に時分割で選択し、８本のアドレス出力線ＭＡ Ｏ
−ＭＡ ７に送出する。
第４図は２５６にビット用であシ、第３図の場合と同様
に、１８本のアドレス入力線ＡＯ〜Ａ１７の下位桁及び
上位桁の各線対をマルチプレクサｌに接続してあり、各
マルチプレクサ１は選択信号ＳＥＬに応答して、アドレ
ス人力ｉＡ Ｏ−Ａ ８に与えられるアクセス用アドレ
ス信号、アドレス入力線Ａ９〜Ａ１７に与えられるアク
セス用アドレス信号、次いでアドレス入力線Ａ Ｏ−Ａ
７に与えられるリフレッシ−用アドレス信号を、順次
に時分割で選択し、９本のアドレス出力線ＭＡＯ−ＭＡ
８へ送出する。
に、１８本のアドレス入力線ＡＯ〜Ａ１７の下位桁及び
上位桁の各線対をマルチプレクサｌに接続してあり、各
マルチプレクサ１は選択信号ＳＥＬに応答して、アドレ
ス人力ｉＡ Ｏ−Ａ ８に与えられるアクセス用アドレ
ス信号、アドレス入力線Ａ９〜Ａ１７に与えられるアク
セス用アドレス信号、次いでアドレス入力線Ａ Ｏ−Ａ
７に与えられるリフレッシ−用アドレス信号を、順次
に時分割で選択し、９本のアドレス出力線ＭＡＯ−ＭＡ
８へ送出する。
すなわち従来のメモリーアドレス制御回路は、２ｎ本の
アドレス人力ＭＡＯ〜Ａ２ｎ−１の下位桁（ＡＱ〜Ａｎ
−１）及び上位桁（Ａ ｎ −Ａ ２ｎ−１）の各線対
に与えられるアクセス用アドレス信号とリフレッシュ用
アドレス信号とをセレクタ１で時分割選択して、アドレ
ス入力線ＡＯ−Ａｎ−１に与えられるアクセス用アドレ
ス信号、アドレス入力線Ａ ｎ −Ａ ２ｎ ｌに与
えられるアクセス用アドレス信号、次いでアドレス入力
線ＡＯ〜Ａｎ−２に与えられるリフレッシュ用アドレス
信号を、順次にアドレス出力線ＭＡＱ〜ＭＡｎ−１へ送
出する。
アドレス人力ＭＡＯ〜Ａ２ｎ−１の下位桁（ＡＱ〜Ａｎ
−１）及び上位桁（Ａ ｎ −Ａ ２ｎ−１）の各線対
に与えられるアクセス用アドレス信号とリフレッシュ用
アドレス信号とをセレクタ１で時分割選択して、アドレ
ス入力線ＡＯ−Ａｎ−１に与えられるアクセス用アドレ
ス信号、アドレス入力線Ａ ｎ −Ａ ２ｎ ｌに与
えられるアクセス用アドレス信号、次いでアドレス入力
線ＡＯ〜Ａｎ−２に与えられるリフレッシュ用アドレス
信号を、順次にアドレス出力線ＭＡＱ〜ＭＡｎ−１へ送
出する。
上述した従来のメモリーアドレス制御回路では、メモリ
ー容量に適合した専用の回路構成にせねばならず、相異
なる容量をもつ複数のメモリーで兼用できないという問
題点がある。
ー容量に適合した専用の回路構成にせねばならず、相異
なる容量をもつ複数のメモリーで兼用できないという問
題点がある。
例えば、６４にビット及び２５６にと、トの容量の２つ
のメモリーで共用しようとした場合、第３図に示す６４
にビット用の回路は、アドレス信号線が不足するので２
５６にビット用には使用できない。また第４図に示す２
５６にビット用の回路は、６４にビットのメモリーへの
接続時にアドレス出力線ＭＡ８はメモリーに接続されず
、従ってアドレス入力線Ａ８からのアドレス信号が非接
続状態になり、記憶空間が一様でなく々υ抜けが生じて
しまうので、６４にと、ト用には使用できない。
のメモリーで共用しようとした場合、第３図に示す６４
にビット用の回路は、アドレス信号線が不足するので２
５６にビット用には使用できない。また第４図に示す２
５６にビット用の回路は、６４にビットのメモリーへの
接続時にアドレス出力線ＭＡ８はメモリーに接続されず
、従ってアドレス入力線Ａ８からのアドレス信号が非接
続状態になり、記憶空間が一様でなく々υ抜けが生じて
しまうので、６４にと、ト用には使用できない。
本発明の目的は、上述の問題点を解決し相異なる容量を
もつ複数のメモリーで兼用できるメモリーアドレス制御
回路を提供することにある。
もつ複数のメモリーで兼用できるメモリーアドレス制御
回路を提供することにある。
本発明のメモリーアドレス制御回路は、桁番を付与され
た複数（２ｎ＋２ ）本のアドレス入力線のうち最高桁
番の方の２本から成る第１の線対を除いた残りを下位及
び上位の桁番の２グループに分け各グループの１本ずつ
を組合せて成る複数（ｎ）組の第２の線対の１組からお
のおの与えられるアドレス信号を時分割多重化して１本
のアドレス出力線に送出する複数（ｎ）個のマルチプレ
クサを有する基本部と、前記第１の線対から与えられる
アドレス信号を時分割多重化して１本のアドレス出力線
に送出する１個のマルチプレクサを有する拡張部とを、
備えている。
た複数（２ｎ＋２ ）本のアドレス入力線のうち最高桁
番の方の２本から成る第１の線対を除いた残りを下位及
び上位の桁番の２グループに分け各グループの１本ずつ
を組合せて成る複数（ｎ）組の第２の線対の１組からお
のおの与えられるアドレス信号を時分割多重化して１本
のアドレス出力線に送出する複数（ｎ）個のマルチプレ
クサを有する基本部と、前記第１の線対から与えられる
アドレス信号を時分割多重化して１本のアドレス出力線
に送出する１個のマルチプレクサを有する拡張部とを、
備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例を示すプロ、り図である。基本
部２は、基本容量を有するメモリー（ダイナＺ”／りＲ
ＡＭ）のアドレス信号線の本数２ｎに対応させｎ個のマ
ルチプレクサ１で構成され、また拡張部３は、１個のマ
ルチプレクサ１で構成されている。基本容量の４倍の容
量を有するメモリーにも対応できるよう設けた（２ｎ＋
２）本のアドレス入力線Ａｏ−Ａ２ｎ＋７のうち、最上
位桁の方の２本（Ａ２ｎ及びＡ２ｎ＋７）から成る線対
は拡張部３のマルチプレクサ１の入力端Ａ及びＢに接続
してあシ、これ以外の２ｎ本（Ａ Ｑ −Ａ ２ｎ−１
）は、下位桁のｎ本（ＡＯ−Ａｎ−１）と上位桁のｎ本
（Ａ ｎ ｘＡ２ｎ−１）とに２分して順に２本ずつを
組合せた各線対を、マルチプレクサｌの入力端Ａ及びＢ
に接続しである。
部２は、基本容量を有するメモリー（ダイナＺ”／りＲ
ＡＭ）のアドレス信号線の本数２ｎに対応させｎ個のマ
ルチプレクサ１で構成され、また拡張部３は、１個のマ
ルチプレクサ１で構成されている。基本容量の４倍の容
量を有するメモリーにも対応できるよう設けた（２ｎ＋
２）本のアドレス入力線Ａｏ−Ａ２ｎ＋７のうち、最上
位桁の方の２本（Ａ２ｎ及びＡ２ｎ＋７）から成る線対
は拡張部３のマルチプレクサ１の入力端Ａ及びＢに接続
してあシ、これ以外の２ｎ本（Ａ Ｑ −Ａ ２ｎ−１
）は、下位桁のｎ本（ＡＯ−Ａｎ−１）と上位桁のｎ本
（Ａ ｎ ｘＡ２ｎ−１）とに２分して順に２本ずつを
組合せた各線対を、マルチプレクサｌの入力端Ａ及びＢ
に接続しである。
本実施例の回路を基本容量のメモリー用として使用する
場合には、基本部２からのｎ本のアドレス出力線ＭＡＯ
−ＭＡｎ−１をメモリーに接続すれば良い。この場合、
基本部２の各マルチプレクサｌは選択信号ＳＥＬに応じ
て、アドレス入力線ＡＯ〜Ａｎ−１に与えられるアクセ
ス用アドレス信号、アドレス入力線Ａｎ−Ａ２ｎ−１に
与えられるアクセス用アドレス信号、次いでアドレス入
力ａＡ。
場合には、基本部２からのｎ本のアドレス出力線ＭＡＯ
−ＭＡｎ−１をメモリーに接続すれば良い。この場合、
基本部２の各マルチプレクサｌは選択信号ＳＥＬに応じ
て、アドレス入力線ＡＯ〜Ａｎ−１に与えられるアクセ
ス用アドレス信号、アドレス入力線Ａｎ−Ａ２ｎ−１に
与えられるアクセス用アドレス信号、次いでアドレス入
力ａＡ。
〜Ａｎ−２に与えられるリフレッシ−用アドレス信号を
、順次に時分割多重化してアドレス出力線ＭＡＯ−ＭＡ
ｎ−１へ送出する。また、基本容量の４倍の容量のメモ
リー用として使用する場合には、基本部２及び拡張部３
からの（ｎ＋１）本のアドレス出力線ＭＡ Ｏ−ＭＡ
ｎをメモリーに接続することによシ、アドレス入力線Ａ
Ｏ−Ａｎ−１及びＡ２ｎに与えられるアクセス用アドレ
ス信号、アドレス入力線Ａｎ−Ａ２ｎ−１及びＡ２ｎ＋
１に与えられるアクセス用アドレス信号、次いでアドレ
ス入力線ＡＯ〜Ａｎ−１に与えられるリフレッシュ用ア
ドレス信号を、順次に時分割多重化してメモリーに与え
ることができる。
、順次に時分割多重化してアドレス出力線ＭＡＯ−ＭＡ
ｎ−１へ送出する。また、基本容量の４倍の容量のメモ
リー用として使用する場合には、基本部２及び拡張部３
からの（ｎ＋１）本のアドレス出力線ＭＡ Ｏ−ＭＡ
ｎをメモリーに接続することによシ、アドレス入力線Ａ
Ｏ−Ａｎ−１及びＡ２ｎに与えられるアクセス用アドレ
ス信号、アドレス入力線Ａｎ−Ａ２ｎ−１及びＡ２ｎ＋
１に与えられるアクセス用アドレス信号、次いでアドレ
ス入力線ＡＯ〜Ａｎ−１に与えられるリフレッシュ用ア
ドレス信号を、順次に時分割多重化してメモリーに与え
ることができる。
第２図は第１図の実施例の具体的な一構成を示すブロッ
ク図であ、り、６４にビット用及び２５６にビット用の
双方に兼用できる構成例を示す。この構成例は、第１図
でｎ＝３と設定した場合に相幽し、第４図に示す２５６
にビット用の従来回路とはアドレス入力線の接続層が異
なっており、第３図の６４にビット用の従来回路と同一
の接続順をもつ基本部２に、拡張部３を並列に付加接続
した形式になっている。この回路による制御の対象とな
るメモリー（ダイナミックＲλＭ）のリフレッシュサイ
クルは、６４にビットメモリーでは１２８サイクル、ま
た２５６にビットメモリーでは２５６サイクルである。
ク図であ、り、６４にビット用及び２５６にビット用の
双方に兼用できる構成例を示す。この構成例は、第１図
でｎ＝３と設定した場合に相幽し、第４図に示す２５６
にビット用の従来回路とはアドレス入力線の接続層が異
なっており、第３図の６４にビット用の従来回路と同一
の接続順をもつ基本部２に、拡張部３を並列に付加接続
した形式になっている。この回路による制御の対象とな
るメモリー（ダイナミックＲλＭ）のリフレッシュサイ
クルは、６４にビットメモリーでは１２８サイクル、ま
た２５６にビットメモリーでは２５６サイクルである。
従って、リフレ、シュ時に必要となるアドレス入力線の
本数は、６４にビットメモリーではアドレス入力ＭＡ
Ｏ−Ａ ６の７本、また２５６にビットメモリーではア
ドレス入力１ｌＡＱ〜Ａ７の８本である。
本数は、６４にビットメモリーではアドレス入力ＭＡ
Ｏ−Ａ ６の７本、また２５６にビットメモリーではア
ドレス入力１ｌＡＱ〜Ａ７の８本である。
第２図の回路を６４にビットメモリー用として使用する
には、基本部２のみをメモリーに接続すれば良く、第３
図の従来回路と同じ制御動作をする。またその４倍の容
量をもつ２５６にビットメモリー用として使用するには
、基本部２と共に拡張部３をメモリーに接続すれば良い
。この場合、アクセス時にアドレス出力線ＭＡＯＮＭＡ
８へ送出される信号のビット配列順は、第４図の従来回
路の場合とは異なったものになるが、これはメモリセル
の場所を置換したのに等価であシ、アクセスアドレスと
メモリセルとの１対１の対応ハ保てるので、伺ら悪影響
を与えない。なお、す７レツシ工時にアドレス出力線Ｍ
ＡＯ−ＭＡ７へ送出される信号のビット配列順は、第４
図の従来回路の場合と同じになる。従って、第２図の回
路は、６４にビット及び２５６にビットの両メモリに兼
用可能である。
には、基本部２のみをメモリーに接続すれば良く、第３
図の従来回路と同じ制御動作をする。またその４倍の容
量をもつ２５６にビットメモリー用として使用するには
、基本部２と共に拡張部３をメモリーに接続すれば良い
。この場合、アクセス時にアドレス出力線ＭＡＯＮＭＡ
８へ送出される信号のビット配列順は、第４図の従来回
路の場合とは異なったものになるが、これはメモリセル
の場所を置換したのに等価であシ、アクセスアドレスと
メモリセルとの１対１の対応ハ保てるので、伺ら悪影響
を与えない。なお、す７レツシ工時にアドレス出力線Ｍ
ＡＯ−ＭＡ７へ送出される信号のビット配列順は、第４
図の従来回路の場合と同じになる。従って、第２図の回
路は、６４にビット及び２５６にビットの両メモリに兼
用可能である。
〔発明の効果〕
以上説明したように本発明は、相異なる容量をもつ複数
のメモリーで兼用し得るメモリーアドレス制御回路を実
現できる効果がある。
のメモリーで兼用し得るメモリーアドレス制御回路を実
現できる効果がある。
第１図及び第２図は本発明の実施例のブロック図、第３
図及び第４図は従来のメモリーアドレス制御回路のブロ
ック図である。 １・・・・・・マルチプレクサ、２・・・・・・基本部
、３・・・・・・拡張部、ＡＱ〜Ａ２ｎ＋１・・・・・
・アドレス入力線、ＭＡ Ｑ −Ｍ Ａ ｎ・旧・・ア
ドレス出力線。 代理人 弁理士 内 原 音 第１図 第３図 マルチプレクサ 第４図 Ａｏ□ Ａヲー＋ Ｉ ｆＯ ｚ ７４＋１ ｌｌ Ｊ３ Ｉ４ ｓｓ ｔ６７ Ａδ＝± マルチプレクサ 駅− ＨＡ。 １Ｌコト二一−ＭＡ＋ （５］二 閘Ａ２ １〜］二 ＨＡ３ １〜］＝ ＭＡ＋ １へ］ニー−ＭＡｓ １も５トゴーーーーー伽 ＭＡｇ １ＬこＦ＝二一−一一伽 ＭＡ７ 幻−→ＭＡ８
図及び第４図は従来のメモリーアドレス制御回路のブロ
ック図である。 １・・・・・・マルチプレクサ、２・・・・・・基本部
、３・・・・・・拡張部、ＡＱ〜Ａ２ｎ＋１・・・・・
・アドレス入力線、ＭＡ Ｑ −Ｍ Ａ ｎ・旧・・ア
ドレス出力線。 代理人 弁理士 内 原 音 第１図 第３図 マルチプレクサ 第４図 Ａｏ□ Ａヲー＋ Ｉ ｆＯ ｚ ７４＋１ ｌｌ Ｊ３ Ｉ４ ｓｓ ｔ６７ Ａδ＝± マルチプレクサ 駅− ＨＡ。 １Ｌコト二一−ＭＡ＋ （５］二 閘Ａ２ １〜］二 ＨＡ３ １〜］＝ ＭＡ＋ １へ］ニー−ＭＡｓ １も５トゴーーーーー伽 ＭＡｇ １ＬこＦ＝二一−一一伽 ＭＡ７ 幻−→ＭＡ８
Claims (1)
- 桁番を付与された複数（２ｎ＋２）本のアドレス入力線
のうち最高桁番の方の２本から成る第１の線対を除いた
残りを下位及び上位の桁番の２グループに分け各グルー
プの１本ずつを組合せて成る複数（ｎ）組の第２の線対
の１組からおのおの与えられるアドレス信号を時分割多
重化して１本のアドレス出力線に送出する複数（ｎ）個
のマルチプレクサを有する基本部と、前記第１の線対か
ら与えられるアドレス信号を時分割多重化して１本のア
ドレス出力線に送出する１個のマルチプレクサを有する
拡張部とを、備えていることを特徴とするメモリーアド
レス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049000A JPH01223687A (ja) | 1988-03-01 | 1988-03-01 | メモリーアドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049000A JPH01223687A (ja) | 1988-03-01 | 1988-03-01 | メモリーアドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01223687A true JPH01223687A (ja) | 1989-09-06 |
Family
ID=12818918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63049000A Pending JPH01223687A (ja) | 1988-03-01 | 1988-03-01 | メモリーアドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223687A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721708A (en) * | 1996-07-15 | 1998-02-24 | Winbond Electronics Corp. | Reduction of the address pins of the integrated circuit |
-
1988
- 1988-03-01 JP JP63049000A patent/JPH01223687A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721708A (en) * | 1996-07-15 | 1998-02-24 | Winbond Electronics Corp. | Reduction of the address pins of the integrated circuit |
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