JPH01223696A - 多値記憶回路 - Google Patents
多値記憶回路Info
- Publication number
- JPH01223696A JPH01223696A JP63048326A JP4832688A JPH01223696A JP H01223696 A JPH01223696 A JP H01223696A JP 63048326 A JP63048326 A JP 63048326A JP 4832688 A JP4832688 A JP 4832688A JP H01223696 A JPH01223696 A JP H01223696A
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- JP
- Japan
- Prior art keywords
- input
- transistor
- circuit
- inverter
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000003786 synthesis reaction Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は多値論理回路に関し、特に多値データを記憶し
うる多値記憶回路に関する。
うる多値記憶回路に関する。
［従来の技術］
従来、この種の記憶回路に使用される多値入力と同じ論
理値を出力する論理回路としてそれぞれしきい値電圧の
異なるＰＭＯ３）ランジスタと８ＭＯ３）ランジスタを
用いたレベル判定回路と論理値に対応する電圧をＣＭＯ
Ｓアナログスイッチで切りかえる論理レベル合成回路を
組み合わせる方式がある（例えば電子情報通信学会論文
誌ｖ。
理値を出力する論理回路としてそれぞれしきい値電圧の
異なるＰＭＯ３）ランジスタと８ＭＯ３）ランジスタを
用いたレベル判定回路と論理値に対応する電圧をＣＭＯ
Ｓアナログスイッチで切りかえる論理レベル合成回路を
組み合わせる方式がある（例えば電子情報通信学会論文
誌ｖ。
Ｌ、Ｊ７０−Ｄ Ｐ、４２ｒ微小電力ＣＭＯＳ４値記
憶回路の構成」）。
憶回路の構成」）。
［発明が解決しようとする問題点］
上述した従来の多値記憶回路はレベル判定回路にしきい
値の異なるトランジスタを用いる必要があるため、しき
い値を制御するためのイオン注入工程を論理回路の論理
値の数に応じて設ける必要があり工程が複雑であった。
値の異なるトランジスタを用いる必要があるため、しき
い値を制御するためのイオン注入工程を論理回路の論理
値の数に応じて設ける必要があり工程が複雑であった。
また、論理レベル合成回路にＣＭＯＳアナログスイッチ
を用いるため単チャンネルのパストランジスタを使用す
る場合に比べ２倍以上の素子数を要した。また従来の回
路でＣＭＯＳアナログスイッチを単チャンネルのパスト
ランジスタに置きかえた場合には、バックゲート効果の
ため合成した電位がトランジスタのしきい値電圧外降下
し、十分なノイズ余裕度が得られない欠点があった。
を用いるため単チャンネルのパストランジスタを使用す
る場合に比べ２倍以上の素子数を要した。また従来の回
路でＣＭＯＳアナログスイッチを単チャンネルのパスト
ランジスタに置きかえた場合には、バックゲート効果の
ため合成した電位がトランジスタのしきい値電圧外降下
し、十分なノイズ余裕度が得られない欠点があった。
［発明の従来技術に対する相違点］
本発明は論理レベル判定回路に用いるトランジスタのし
きい値を特別な値に制御する必要がなく、論理レベル合
成回路を単チャンネルのパストランジスタで構成できる
。表１に従来例と本発明との相異を示す。
きい値を特別な値に制御する必要がなく、論理レベル合
成回路を単チャンネルのパストランジスタで構成できる
。表１に従来例と本発明との相異を示す。
表ユ
［問題点を解決するための手段］
本発明の多値記憶回路は、論理値の数と同数のそれぞれ
電位の異なる電源とそれぞれ次に高い電位を持つ電源間
に形成された同じしきい値電圧の入力インバータからな
るレベル判定回路と、それぞれの電源と単一の出力の間
に直列に接続された入力インバータと同数の単チャンネ
ルのパストランジスタによる論理レベル合成回路から構
成される。
電位の異なる電源とそれぞれ次に高い電位を持つ電源間
に形成された同じしきい値電圧の入力インバータからな
るレベル判定回路と、それぞれの電源と単一の出力の間
に直列に接続された入力インバータと同数の単チャンネ
ルのパストランジスタによる論理レベル合成回路から構
成される。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の第１実施例の回路図であり、３値記憶
回路の構成を示す。３値の真理値（０゜１．２）に対応
する電圧として（ＯＶ、 ５Ｖ、 １０Ｖ） を選
びＯＶ、５Ｖ、ｌ０Ｖ（７）３種の電源を用いた。入力
インバータ１，２はそれぞれ５■と１０Ｖの電源間、０
■と５ｖの電源間に設けられる。インバータｌの出力は
ＩＯＶ電源に接続されたＰチャンネルトランジスタ３．
５Ｖ電源に接続されたＮチャンネルトランジスタ４．０
■電源に接続されたＮチャンネルトランジスタ５のゲー
トに接続され、インバータ２の出力は同様にＰチャンネ
ルトランジスタ６．７、Ｎチャンネルトランジスタ８に
接続される。また、ここで用いるトランジスタのバック
ゲート電位はそれぞれ接続されている電源の電位とする
。例えばトランジスタ３と６のバックゲート電位はＩＯ
Ｖである。
回路の構成を示す。３値の真理値（０゜１．２）に対応
する電圧として（ＯＶ、 ５Ｖ、 １０Ｖ） を選
びＯＶ、５Ｖ、ｌ０Ｖ（７）３種の電源を用いた。入力
インバータ１，２はそれぞれ５■と１０Ｖの電源間、０
■と５ｖの電源間に設けられる。インバータｌの出力は
ＩＯＶ電源に接続されたＰチャンネルトランジスタ３．
５Ｖ電源に接続されたＮチャンネルトランジスタ４．０
■電源に接続されたＮチャンネルトランジスタ５のゲー
トに接続され、インバータ２の出力は同様にＰチャンネ
ルトランジスタ６．７、Ｎチャンネルトランジスタ８に
接続される。また、ここで用いるトランジスタのバック
ゲート電位はそれぞれ接続されている電源の電位とする
。例えばトランジスタ３と６のバックゲート電位はＩＯ
Ｖである。
以上の構成て、３値の論理入力は入力インバータ１と２
により論理レベルが判別されトランジスタ３から８のパ
ストランジスタ群により論理レベルが合成される。すな
わち、入力論理値と同じ論理値を出力する多値論理回路
が実現できる。この回路は第２図の入出力特性に示され
るように３値の論理レベルが電圧降下することなく出力
される特徴を持つ、したがってこの論理回路の入力と出
力を接続することで容易に多値記憶要素が得られる。実
施例では出力と入力のフィードバックループにＣＭ Ｏ
Ｓアナログスイッチ９を設け、記憶要素への書き込みが
より確実に行われる工夫をほどこした。また、“このア
ナログスイッチは回路の最高電位と最低電位に対応する
論理レベル、この例ではＩＯＶとＯｖて駆動することが
、出力のフィードバックにおいて電圧降下を避けるため
に重要である。
により論理レベルが判別されトランジスタ３から８のパ
ストランジスタ群により論理レベルが合成される。すな
わち、入力論理値と同じ論理値を出力する多値論理回路
が実現できる。この回路は第２図の入出力特性に示され
るように３値の論理レベルが電圧降下することなく出力
される特徴を持つ、したがってこの論理回路の入力と出
力を接続することで容易に多値記憶要素が得られる。実
施例では出力と入力のフィードバックループにＣＭ Ｏ
Ｓアナログスイッチ９を設け、記憶要素への書き込みが
より確実に行われる工夫をほどこした。また、“このア
ナログスイッチは回路の最高電位と最低電位に対応する
論理レベル、この例ではＩＯＶとＯｖて駆動することが
、出力のフィードバックにおいて電圧降下を避けるため
に重要である。
第３図は本発明の第２実施例の回路図であり、４値記憶
回路への応用である。真理値（０，Ｌ２．３）に対して
電圧（ＯＶ、 ５Ｖ、 ＩＯＶ、 １５Ｖ）を割
り当て、第１実施例と同様なレベル判定回路、論理レベ
ル合成回路を構成できる。二のレベル判定回路と論理レ
ベル合成回路からなる論理回路の動作シミュレーション
結果を第４図に示す。
回路への応用である。真理値（０，Ｌ２．３）に対して
電圧（ＯＶ、 ５Ｖ、 ＩＯＶ、 １５Ｖ）を割
り当て、第１実施例と同様なレベル判定回路、論理レベ
ル合成回路を構成できる。二のレベル判定回路と論理レ
ベル合成回路からなる論理回路の動作シミュレーション
結果を第４図に示す。
［発明の効果コ
以上説明したように本発明は多電源間に分布させた入力
インバータにより、各トランジスタのしきい値電圧に特
別な制御を加えなくとも簡単に多値論理のレベル判定回
路を実現できる。また、このインバータの出力電圧で論
理レベル合成回路に用いるパストランジスタを十分駆動
できるので電源電位が電圧降下することなく伝達される
利点を持つ。したがって本発明による多値記憶回路を用
いれば、高集積記憶素子の実現が可能になる。なお実施
例では３値記憶回路及び４値記憶回路への応用を示した
が、６値以上の多値を扱う場合でも全く同じ方法で拡張
できる。また最近の３次元素子のように絶縁膜を介して
多層に素子を形成する手段を用い、各階層に本発明にお
ける多値に対応する電源を割り当て、本発明による多値
記憶回路を構成すればさらに記憶密度の向上がはかれる
。
インバータにより、各トランジスタのしきい値電圧に特
別な制御を加えなくとも簡単に多値論理のレベル判定回
路を実現できる。また、このインバータの出力電圧で論
理レベル合成回路に用いるパストランジスタを十分駆動
できるので電源電位が電圧降下することなく伝達される
利点を持つ。したがって本発明による多値記憶回路を用
いれば、高集積記憶素子の実現が可能になる。なお実施
例では３値記憶回路及び４値記憶回路への応用を示した
が、６値以上の多値を扱う場合でも全く同じ方法で拡張
できる。また最近の３次元素子のように絶縁膜を介して
多層に素子を形成する手段を用い、各階層に本発明にお
ける多値に対応する電源を割り当て、本発明による多値
記憶回路を構成すればさらに記憶密度の向上がはかれる
。
第１図は本発明の第１実施例の回路図、第２図は第１実
施例の入出力特性図、第３図は本発明の第２実施例の回
路図、第４図は第２実施例の人出力特性図である。 １、 ２． １１． １２． １３・・・入力インバー
タ、３、 ６． ７・・・・・Ｐチャンネルトランジス
タ、４、 ５． ８・・・・・Ｎチャンネルトランジス
タ、１４、 １８． １９． ２２゜ ２３．２４・・・・・Ｐチャンネルトランジスタ、１５
、 １６． １７． ２０゜ ２１．２５・・・・・Ｎチャンネルトランジスタ、９．
２６・・・・・・ＣＭＯＳアナログスイッチ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 ：Ｎ入力を圧（Ｖ） 第２図人！７］！！憔 第３図 ＩＮ 入力Ｔ＠瓜（Ｖ） 第４ 図 入巴力特性
施例の入出力特性図、第３図は本発明の第２実施例の回
路図、第４図は第２実施例の人出力特性図である。 １、 ２． １１． １２． １３・・・入力インバー
タ、３、 ６． ７・・・・・Ｐチャンネルトランジス
タ、４、 ５． ８・・・・・Ｎチャンネルトランジス
タ、１４、 １８． １９． ２２゜ ２３．２４・・・・・Ｐチャンネルトランジスタ、１５
、 １６． １７． ２０゜ ２１．２５・・・・・Ｎチャンネルトランジスタ、９．
２６・・・・・・ＣＭＯＳアナログスイッチ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 ：Ｎ入力を圧（Ｖ） 第２図人！７］！！憔 第３図 ＩＮ 入力Ｔ＠瓜（Ｖ） 第４ 図 入巴力特性
Claims (1)
- ３値以上の論理値の入力に対し入力論理値と同じ論理値
を出力する論理回路とアナログスイッチとにより構成さ
れる多値記憶回路において、入力論理値と同じ論理値と
出力する論理回路が論理値の数と同数のそれぞれ電位の
異なる電源と、それぞれ次に高い電位を持つ電源との間
に形成された入力インバータと、それぞれの電源と出力
の間に直列に接続された入力インバータと同数のパスト
ランジスタとから構成され、上記パストランジスタが最
低電位の電源に対してすべてＮチャンネルであり最高電
位の電源に対してすべてＰチャンネルであり中間電位の
電源に対してＮチャンネルとＰチャンネルの直列接続を
含みパストランジスタのゲート入力がそれぞれ上記イン
バータの出力と接続されていることを特徴とする多値記
憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048326A JPH01223696A (ja) | 1988-02-29 | 1988-02-29 | 多値記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048326A JPH01223696A (ja) | 1988-02-29 | 1988-02-29 | 多値記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01223696A true JPH01223696A (ja) | 1989-09-06 |
Family
ID=12800291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63048326A Pending JPH01223696A (ja) | 1988-02-29 | 1988-02-29 | 多値記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223696A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012069236A (ja) * | 2011-09-23 | 2012-04-05 | Toshiyasu Suzuki | 多値バッファー手段 |
| JP2016029796A (ja) * | 2014-07-16 | 2016-03-03 | 鈴木 利康 | 多値用数値判別回路、フージ代数の原則に基づく多値ｏｒ論理判別回路、フージ代数の原則に基づく多値ａｎｄ論理判別回路、及び、数値保持機能を持つ多値用数値判別回路 |
| CN114171082A (zh) * | 2021-11-18 | 2022-03-11 | 清华大学 | 用于三稳态存储的存储单元 |
-
1988
- 1988-02-29 JP JP63048326A patent/JPH01223696A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012069236A (ja) * | 2011-09-23 | 2012-04-05 | Toshiyasu Suzuki | 多値バッファー手段 |
| JP2016029796A (ja) * | 2014-07-16 | 2016-03-03 | 鈴木 利康 | 多値用数値判別回路、フージ代数の原則に基づく多値ｏｒ論理判別回路、フージ代数の原則に基づく多値ａｎｄ論理判別回路、及び、数値保持機能を持つ多値用数値判別回路 |
| CN114171082A (zh) * | 2021-11-18 | 2022-03-11 | 清华大学 | 用于三稳态存储的存储单元 |
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