JPH01223767A - ゲートターンオフサイリスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的〕 （産業上の利用分野） 本発明は、ターンオフ用ゲート電極に接続するベース層
とこれに接するエミッタ層間にヘテロ接合を用いたゲー
トターンオフサイリスタ（ＧＴＯ）とその製造方法に関
する。

（従来の技術） ＧＴＯは、順、逆のゲート信号印加によりターンオン、
ターンオフともに可能とした大電流スイッチング用素子
として開発された。ＧＴＯはサイリスタの一種であるが
、通常のサイリスタと異なりターンオフ機能を有する自
己消弧型素子であるため、装置に適用した時に強制転流
回路が不要となり、必要素子数の削減や装置重量および
体積の低減が可能である、という利点を有する。またＧ
ＴＯとトランジスタを比較すると、いずれも自己消弧型
素子であるが、トランジスタは一般に高耐圧定格になる
程大電流利得の実現が困難であるのに対し、ＧＴＯはサ
イリスタと同様、数１０００ボルト程度の高耐圧定格の
素子が容易に得られる、という特徴を持つ。このような
利点のためＧＴＯは、モーターの速度制御装置、大型計
算機の無停電電源装置等、各種の電力変換器において重
要な素子として広く応用されている。

ＧＴＯの諸特性のうち、最も重要な項目として、最大タ
ーンオファノード電流がある。現在のＧＴＯにおいて、
最大ターンオファノード電流を決める要因は二つに分け
て考えることができる。

第１の要因は、ｐｎｐｎ積層方向の設計パラメータであ
る。周知の通りＧＴＯのｐｎｐｎ積層構造は、第７図に
示すように、ｎｐｎトランジスタとｐｎｐトランジスタ
に分けて考えることができ、それぞれの電流利得αｎｐ
ｎとαｐｎｐをどのように決めるかがポイントになる。

ＧＴＯの基本動作理論によれば、そのターンオフ利得Ｇ
ｏ（’ｆ’は、ＧｏｆＴ　−ｃｒｎｐｎ　／　（ｃｚｎ
ｐｎ、＋ａｐｎｐ　−１）・・・（１） で与えられる。これから、ゲートターンオフを効果的に
行うためには、二つの電流利得の和αｎｐｎ＋αｐｎｐ
を１より僅かに大きい値に設定し、且っαｎｐｎを１に
近く、αｐｎｐを零に近く設定することが望ましい。こ
れらの条件を満たすためには、ｐｎｐｎ各層の不純物濃
度と厚みおよびキャリア寿命を適切な値に設定すること
が必要である。この様な積層方向の設計条件はいわば一
次元的な設計条件ということができる。

第２の要因は、ゲート電極が設けられたｐ型ベース層の
横方向の抵抗値であり、これは第１の要因に対して二次
元的設計条件ということができる。

ＧＴＯのターンオフ時、ゲート電極に印加されるターン
オフ用信号の影響は、カソード電極の周辺部から次第に
中心部へと進行する。即ちターンオフ時には、ゲート電
極から電流を吸出すことによって、アノード電流が素子
全面からカソード電極中心部に絞ぼられて行くのである
が、その動作を速やかに行うためには、ｐ型ベース層の
ｎ型エミッタ層下の横方向抵抗が小さいことが必要であ
る。

ｐ型ベース層の抵抗値を決めるのは、■ｐ型ベース層の
アクセプタ不純物濃度、■ｐ型ベース層の厚み、および
■半導体チップ上でフィンガー状に細分されたｎ型エミ
ッタ層の横幅、である。これらのうち、■は、上述した
一次元的設計条件とは完全に独立しており、ｎ型エミッ
タ層の横幅は微細加工技術により可能な限り短くするこ
とが好ましい。しかし、大型の電力用素子では、大面積
つ工−ハ上にパターン形成する必要があるため、微細加
工技術には自ずから限界がある。従って■のみならず、
■、■を加味した改善策を講じる必要がある。

ところが、■と■は明らかに上述の一次元的設計条件と
相互依存性を持ち、しかも−次元的設計条件の最適化と
二次元的設計条件の最適化とは相互に矛盾した関係にあ
る。即ち、−次元的設計条件の最適化のためには一般に
ｐ型ベース層の不純物濃度、厚み共に小さいことが望ま
しいのに対し、二次元的設計条件の最適化のためにはｐ
型ベース層の不純物濃度、厚み共に大きいことが望まし
い。

以上の理由により、ＧＴＯの設計条件の最適化には大き
い限界があったと言える。

第８図は、従来の一般的なＧＴＯの積層方向の不純物濃
度分布を示している。上述のようにＧＴＯの特性最適化
のためには、ｐ型ベース層とｎ型エミッタ層の設計条件
が重要であるが、この二層の形成には通常二重拡散法と
呼ばれる不純物拡散技術が用いられ、その結果第８図の
ような不純物濃度分布を持つことになる。いずれも、ガ
ウス分布に近い形状を持ち、ｐ型ベース層の表面部のア
クセプタ不純物は、高１度のドナー不純物により打消さ
れてｎ型エミッタ層が得られることになる。言替えれば
、ｎ型エミッタ層の表面濃度Ｎ　Ｎ　Ｅとｐ型ベース層
の表面濃度ＮＰ８を比較すると、ＮＰ　Ｂ　＜ＮＮＥで
あることが必須である。

この条件は、ｐ型ベース層の表面濃度に強い制約を課す
ることになり、ｐ型ベース層の横方向抵抗を小さくでき
ないことを意味する。そしてこれが、ＧＴＯのゲートタ
ーンオフを効果的に行う上で大きい阻害要因になってい
た。

ところが上記の一次元的設計条件に関しては、ｎ型エミ
ッタ層とｐ型ベー・ス層間をヘテロ接合とすることが有
効であることを、既に本発明者が提案している（特公昭
５７−４１０１号公報）。

ＧＴＯのｎ型エミッタ層をｐ型ベース層に比べて禁制帯
幅の広い材料で構成することの効果を、第９図、第１０
図を用いて簡単に説明すれば、次の通りである。第９図
はｎ型エミッタ層とｐ型ベース層間がホモ接合の場合で
あるが、このときｐｎ接合を横切って流れる電子流ＩＮ
Ｅと正孔流ＩＰＥに対して電位障壁は等しい。ヘテロ接
合の場合には第１０図に示すように、ｎ型エミッタ層か
らｐ型ベース層への電子流ＩＮＥは阻害されないのに対
し、逆方向の正孔流ＩＰＥに対しては大きい障壁が生じ
る。この結果、ｎ型エミッタ層からｐ型ベース層への注
入効率をホモ接合の場合に比べて大きくすることができ
、それだけ電流利得α口ｐｎを太き（することができる
のである。

しかしながら、単にヘテロ接合を導入するだけでは、既
に述べたように一次元的設計条件にとって有利であると
いう点に止まり、二次元的設計条件をも加味した、ＧＴ
Ｏの最適設計条件が提出されたことにはならない。

（発明が解決しようとする課題） 以上述べたように従来のＧＴＯは、十分に大きい最大タ
ーンオフ電流を得る上で、ｎ型エミッタ層とｐ型ベース
層領域の設計条件が最適化されているとは言えない、と
いう問題があった。

本発明は、この様な問題を解決したＧＴＯとその製造方
法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明にかかるＧＴＯは、第１導電型エミッタ層、第２
導電型ベース層、第１導電型ベース層および第２導電型
エミッタ層がこの順に積層されたｐｎｐｎ構造を有し、
第１導電型ベース層にターンオフ用のゲート電極が形成
され、且つ第２導電型エミッタ層が第１導電型ベース層
より禁制帯幅の広い半導体により構成されたヘテロ接合
を有することを基本とする。この様な基本構造において
本発明は、第１に、第１導電型ベース層の不純物濃度を
第２導電型エミッタ層のそれ以上に設定したことを特徴
とする。第２に、第１導電型ベース層の厚みを第２導電
型エミッタ層のそれ以下に設定したことを特徴とする。

第３に、第１導電型ベース層と第２導電型エミッタ層の
接合部に、熱平衡状態で完全には空乏化しない低不純物
濃度層を設けたことを特徴とする。

更に本発明は、第４に、上述した基本構造のへテロ接合
を構成する第１導電型ベース層と第２導電型エミッタ層
の二層を、エピタキシャル成長法により連続的に成長形
成することを特徴とする。

（作用） ゲート電極が形成される第１導電型ベース層と第２導電
型エミッタ層間にヘテロ接合を導入し、且つ第１導電型
ベース層の不純物濃度を第２導電型エミッタ層のそれ以
上の値に設定すると、カソード・エミッタの注入効率を
ほぼ理想値の１に保ちながら、第１導電型ベース層の横
方向抵抗を十分に小さくすることができる。これにより
、ＧＴＯのゲートターンオフを効果的に行い、大きい最
大ターンオフ電流を得るための理想的設計が可能になる
。また、第１導電型ベース層の不純物濃度を十分に高く
すれば、これを第２導電型エミッタ層よりも薄くしてし
かも十分低い横方向抵抗を得ることができ、これにより
やはり高いゲートターンオフ利得を得ることができる。

更に第１導電型ベース層と第２導電型エミッタ層の接合
部に、熱平衡状態で完全に１虚空乏化しない低不純物濃
度層を介在させることによって、ゲート耐圧の向上が図
られる。これを第１．第２の特徴点と組合わせれば、よ
り理想的な素子設計が可能になる。

また、第１導電型ベース層と第２導電型エミッタ層をエ
ピタキシャル成長技術により形成すれば、従来の二重拡
散法による場合に比べて、これら二層の不純物濃度や厚
みの制御が容易である。従って、第１導電型ベース層を
高濃度として横方向抵抗を十分に低減し、また薄くして
高い電流利得を得ることができる等、ＧＴＯのゲートタ
ーンオフ利得の最適設計が容易になる。第１導電型層ベ
ース層を薄く形成するには、作業時間が短くて済み、低
コスト化も図られる。

（実施例） 以下、本発明の詳細な説明する。以下の実施例では、第
１導電型としてｐ型、第２導電型としてｎ型を用いる。

第１図は、一実施例のＧＴＯの概略構造である。

このＧＴＯは、ｐ型エミッタ層１．ｎ型ベース層２、ｎ
型ベース層３およびｎ型エミッタ層４のｐｎｐｎ構造を
有する。ｐ型エミッタ層１．ｎ型ベース層２およびｎ型
ベース層３は、Ｓｉ（禁制帯幅か１．１ｅＶ）であり、
ｎ型エミッタ層４はＧａＰ　（禁制帯幅が２．　２５　
ｅ　Ｖ）である。具体的に製造工程を説明すれば、ｎ型
ベース層２となるＳｉ基板を用いて先ず、その両面から
の不純物拡散によってｐ型エミッタ層１およびｎ型ベー
ス層３を形成する。次いで、ｎ型ベース層３上にＭＢＥ
法を用いてＧａＰからなるｎ型エミッタ層４をエピタキ
シャル成長させて、ヘテロ接合８を形成する。モしてメ
サ・エツチングを行い、ｎ型エミッタ層４にカソード電
極５、ｐ型エミッタ層１にアノード電極６、ｎ型ベース
層３にゲート電極７をそれぞれ形成する。

第２図は、このヘテロ接合ＧＴＯのｐ　ｎ　ｐ　ｎＭ層
方向の不純物濃度分布である。ｎ型ベース層３の表面不
純物濃度（アクセプタ濃度）Ｎｐｓは、ｎ型エミッタ層
４の表面不純物濃度（ドナー濃度）ＮＮＥと等しいかそ
れより高く設定されている。

各層の具体的な濃度と厚みの数値例を挙げる。

ｐ型エミッタ層１が表面不純物濃度ｒ’ｉｐｉニー４ｘ
１０２０／Ｃ１１３、厚みＷｐ　Ｅ−１０μｍ’、ｎ型
ベース層２が不純物濃度ＮＮ、）　−１ｘ　１０”／ｃ
ＩＩ３、厚みｗＮＢ−２００μｍ、ｐ型ベー；ｚ、Ｎ３
が表面不純物濃度Ｎｐ　Ｂ−５ｘ　１０”　８／ｃｍ３
、厚みＷＰＢ−４３μｍであり、ｎ型エミッタ層４は表
面不純物濃度ＮＮ　Ｅ−３Ｘ１０”　／Ｃ１１３、厚み
ＷＮＥ−１２ａｍである。

この実施例によれば、ｎ型ベース層３を高濃度としてい
るためにその横方向抵抗が小さいものとなり、ゲートタ
ーンオフ時のゲート電極７がらの電荷吸出しの効果が速
やかにカソード電極５の中心部まで伝わる。しかもｎ型
ベース層３を高ａ度にしているにも拘らず、ｎ型ベース
層３とｎ型エミッタ層４間はへテロ接合８を構成してい
るために、エミッタ注入効率はほぼ理想的な値１に保た
れ、ｎｐｎ）ランジスタの電流利得αｎｐｎは高い値に
保たれる。以上によりこの実施例によれば、前述の一次
元的設計条件と二次元的設計条件の最適化が図られる。

゛ なお、Ｇ　ａ　Ａ　ｓ　／　Ａ　ｉ　Ｇ　ａ　Ａ　ｓ系
等の化合物半導体を用いたヘテロ接合トランジスタ（Ｈ
ＢＴ）においては、エミッタ濃度とベース濃度の大小関
係を通常のトランジスタと逆転させることが既に公知で
ある。しかし本発明は、カソード・エミッタ側の接合を
ヘテロ接合とするＧＴＯにおいて、そのエミッタ・ベー
スの濃度関係を規定するものであって、次に述べるよう
にＨＢＴの場合とは大きい相違がある。ＨＢＴはトラン
ジスタであるから、ベース接地電流利得αはただ一つで
ある。トランジスタの直流動作特性の指標として用いら
れるエミッタ接地電流利得ｈＦＥは、 ｈＦＥ−α／（１−α）　　　　　・・・（２）で表わ
され、一般にこれをある程度以上大きくすることが要求
される。仮に、ｈ、Ｅ　＝”５０とすると、α−０，９
８となる。ＨＢＴにおいて要求される電流利得αはこの
ように、１に極めて近い値である。

これに対して、ＧＴＯは先に第７図で説明したように、
ｎｐｎ）ラシジスタとｐｎｐトランジスタの組合わせと
して近似的に理解される。この結果αｎｐｎ　、　　α
ｐｎｐの二つの電流利得が定義され、これらとゲートタ
ーンオフ利得の間に前述の（１）式の関係があることか
知られている。モしてＧＴＯのゲートターンオフ利得を
大きくするための条件として、■αｎｐｎ＋αｐｎｐ＞
ｌであり、しかも左辺ができるだけ１に近いこと、■α
ｎｐｎができるだけ大きいこと（即ち、１に近いこと）
、■αｐｎｐができるだけ０に近いこと、が挙げられる
。従ってＧＴＯのｐ型ベース層とｎ型エミッタ層の１度
関係は、ＨＢＴの場合とは異なって上記■〜■の条件を
満たすように設定されるべきである。典型的な数値例と
して例えば、αｎｐｎ　−０，８２、αｐｎｐ−０，２
とすれば、ＧＴＯのターンオフ利得Ｇｏｒｆ’は（１）
式から、Ｇｏｆｆ’　−４１となり、これで十分効果的
にゲートターンオフが可能になる。換言すれば、ＧＴＯ
ではｎｐｎトランジスタおよびｐ　ｎ　ｐトランジスタ
の÷自互作用によりターンオフ利得が決まるので、ＨＢ
Ｔにおけるようにαｎｐｎを極端に１に近付ける必要が
ない。従ってｐ型ベース層の不純物濃度を十分高濃度と
して、その横方向抵抗を下げることができるのである。

ＧＴＯとＨＢＴとの間で、ベース中エミッタの濃度関係
設定の意味が動作特性に対して持つもう一つの相違点が
ある。従来化合物半導体を用いて試作されて来たＨＢＴ
の主な用途は、超高速論理素子および超高周波増幅素子
である。これらの用途においてベース抵抗の減少がもた
らす効果は、スイッチング時間の短縮および動作周波数
の向上である。これに対し、ＧＴＯの主用途は電力用で
あるから、素子の破壊を生じることなく如何に大電流を
スイッチングできるかが最大の焦点になる。

この点に関してｐ型ベース層の横方向抵抗の減少は、カ
ソード電極中心部での電流集中を防止する効果を持ち、
このことは結局ゲートターンオフ時のＧＴＯのウェーハ
面内の電流分布を均一化することになり、従って素子破
壊耐量を増大し、最大ターンオフ電流を増大させる結果
となる。

以上のように、ＧＴ’ＯとＨＢＴとは、ヘテロ接合を用
いることおよびベース・エミッタ間の不純物濃度関係を
規定することの意味が、大きく異なる。

第３図は、本発明の他の実施例のＧＴＯを示す概略構造
図である。第１図と対応する部分には第１図と同一符号
を付して詳細な説明は省略する。

この実施例では、ｐ型ベース層３とｎ型エミッタ層４間
にヘテロ接合８を導入すると共に、ｐ型ベース層３の厚
みＷＰＢをｎ型エミッタ層４の厚みＷＮＥと等しいかそ
れより薄く設定している。

この様な薄いｐ型ベース層を持っＧＴＯを製造するには
、次のように二重エピタキシャル成長を利用すればよい
。ｎ型ベース層２となるＳｉ基板を出発基板としてこれ
にｎ型エミッタ層１を拡散形成した後、ｎ型ベース層２
上にｐ型ベース層をエピタキシャル成長させ、次いでそ
の上にｎ型エミッタ層４をエピタキシャル成長させる。

ここでｐ型ベース層はＳｉエピタキシャル層であり、ｎ
型エミッタ層４はＧａＰエピタキシャル層である。

第４図は、この実施例のＧＴＯの積層方向の不純物濃度
分布である。ｐ型ベース層３は表面濃度ＮＰＢがｎ型エ
ミッタ層４の表面濃度ＮＮＥと等しいかそれより高く、
また厚みｗＰＢがｎ型エミッタ層４の厚みＷＮＥより小
さい。このような状態は上述した二重エピタキシャル成
長を利用することにより、容易に実現することができる
。

具体的な数値例を挙げる。ｎ型エミッタ層１は、表面濃
度Ｎ　Ｐ　Ｅ　”　４　Ｘ　１０２０／　ＣＨＩ　３、
厚みＷｐ　Ｅ−１０μｌ１ｌｓ　ｎ型ベース層２は濃度
ＮＮＢ＝　１０”　／ａｒｔ３、厚みｗＮＢ−２００μ
ｍ、ｐ型ベース層３は不純物濃度Ｎｐｅ−５ｘｌＯ１８
／　ｃｒｉ　３、厚みＷｐｓ−４μｍであり、ｎ型エミ
ッタ層４は不純物ｌａ度ＮＮ、、　＃５Ｘ　１０”　／
ｃｒｔｔ３、厚みＷＮＥ”１２μｍとする。

この実施例によれば、先の実施例と同様、ｐ型ベース層
３の横方向抵抗の低減とへテロ接合の効果によって、高
いゲートターンオフ利得が得られる。ｐ型ベース層３の
不純物濃度が十分高く、しかも厚みが余り大きい場合に
は、αｎｐｎが低減するので好ましくない。即ち、電流
利得αｎｐ口は、先に説明したエミッタ注入効率γとベ
ース輸送効率βの積で表わされる。ｐ型ベース層が高濃
度で且つ厚い場合にはキャリア寿命の低下、キャリア拡
散長の短縮によりベース輸送効率βが低下する結果、ａ
　ｎｐｎが低下する。この実施例の場合には、ｐ型ベー
ス層３の厚みを薄くすることにより、このベース輸送効
率の低下を補償しており、従って高い電流利得αを得る
ことができる。

また、ｐ型ベース層３とｎ型エミッタ層４を共にエピタ
キシャル成長法で形成することにより、高濃度で薄いｐ
型ベース層３を持つヘテロ接合ＧＴＯを容易に実現する
ことができる。

第５図は、本発明の池の実施例のへテロ接合ＧＴＯを示
す概略構造図である。この実施例でも第１図と対応する
部分には第１図と同一符号を付しである。この実施例に
おいては、ｐ型ベース層３は高濃度のｎ型層３１とへテ
ロ接合部８に接する低濃度のｐ″″型層３２とから構成
され、ｎ型エミッタ層４は同様に、ヘテロ接合部８に接
する低濃度のｎ−型層４１と高濃度のｎ型層４２とから
構成されている。これらへテロ接合界面部の低濃度層３
２．４．は、熱平衡状態で完全には空乏化しないように
、濃度および厚みが設定される。

ｐ型ベース層３の本体部をなすｐ型層３．は、不純物濃
度がｎ型エミッタ層４の本体部をなすｎ型層４２より高
く、またｐ型ベース層３全体として厚みはｎ型エミッタ
層４より薄く設定されている。

この構造は先の実施例と同様、ｎ型ベース層３となるＳ
ｉ基板に拡散によりｎ型エミッタ層１を形成した後、Ｓ
ｉのｐ型ベース層３（３１，３２）およびＧａＰのｎ型
エミッタ層４　（４１，４２）を順次ｎ型ベース層２上
にエピタキシャル成長法により形成することにより、容
易に得られる。

第６図は、この実施例のＧＴＯの積層方向の不純物濃度
分布である。具体的な数値例を挙げる。

ｎ型エミッタ層１は表面濃度ＮＰＥ−４Ｘ１０２゜／ｃ
′ｍ３、厚みＷｐＥ−１０μｍｓｎ型ベース層２は濃度
ＮＮ　Ｂ　−Ｉ　Ｘ　１０”　１０１３、厚みＷＮＢ−
２００μｍＳｐ型ベース層本体３】は濃度Ｎ　ｐ　Ｂ　
＝　５　ｘ　１０１８／　ａｘ　３、厚みＷＰＢ−４ａ
ｍ、低濃度ｐ−型層３２は濃度ＮＰＢ’−ＩＸＩＯ”／
＋１３、厚みＷｐｓ’−０，３８７７１％低濃度ｎ−型
層４、は濃度ＮＮＥ’　−ＩＸＩＯ”／コ３、厚みＷＮ
Ｅ’−０，５μｍ、ｎ型エミッタ層本体４２は濃度５Ｘ
１０１８／ｃｍ３、厚みＷＮＥ婁１２μｍとする。

この実施例によれば、先の実施例と同様に高いゲートタ
ーンオフ利得を得ることができる。またこの実施例の場
合、ヘテロ接合部に低不純物濃度層を挿入することによ
って、実用上十分な約１６Ｖのゲート・カソード間耐圧
を得ることができる。

この実施例でのゲート・カソード間耐圧に関してもう少
し詳しく説明する。前述のようにヘテロ接合を導入し、
またｐ型ベース層の横方向抵抗を十分小さくして高いゲ
ートターンオフ利得を得るために、ｐ型ベース層および
ｎ型エミッタ層は共に高濃度となる。この様な高濃度層
が直接接触して接合を形成すると、空乏層が狭い範囲に
形成されるため、ここに形成される電界が非常に高いも
のとなる。この結果、逆バイアス時に簡単に接合が降伏
し、或いはトンネル効果によるリーク電流が大きくなる
。そこでこの実施例のように、接合への印加電圧が零の
状態で接合部に存在するビルトイン電位差により生じる
空乏層が高濃度層に達しないように低濃度層を設けるこ
とによって、ゲート・カソード間の逆耐圧の向上および
リーク電流の低減が図られるのである。この様な効果を
得るために実施例では、ｎ型ベース層およびｎ型エミッ
タ層双方にそれぞれ低濃度層を設けたが、両方は必ずし
も必要ではなく、いずれか一方でもその目的を達成する
ことができる。要するに、低濃度層の厚みが全体として
、前述のように印加電圧零で形成される空乏層の幅より
厚いという条件を満たせばよい。

本発明は上記実施例に限られない。例えば第３図および
第５図の実施例では、ｎ型ベース層とｎ型エミッタ層を
共にエピタキシャル成長法により形成したが、この二重
エピタキシャル成長法は、ｎ型ベース層とｎ型エミッタ
層の濃度や厚みが上記実施例の範囲から外れる場合であ
っても有効である。要するに、ヘテロ接合を構成するｎ
型ベース層とｎ型エミッタ層をエピタキシャル成長法で
形成することによって、これらの不純物濃度と厚みを容
易に制御することができ、ヘテロ接合ＧＴＯの最適設計
が容易になる。第５図の実施例で示した、ヘテロ接合部
に低濃度層を介在させる構造は、実施例で説明したよう
なｎ型ベース層とｎ型エミッタ層の不純物濃度と厚みの
関係の範囲から外れる場合にも、耐圧向上という観点か
らすれば有効である。第１導電型をｎ型、第２導電型を
ｐ型とする場合、即ちｎ型ベース層にゲート電極を形成
する場合にも、本発明は有効である。通常ＧＴＯのゲー
ト電極は、ターンオンおよびターンオフに共用されるが
、ターンオン用を別に設けた場合、またゲートをＭＯＳ
ゲート構造とした場合も本発明は有効である。

その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することかできる。

［発明の効果］ 以上述べたように本発明によれば、カソード・エミッタ
側にヘテロ接合を導入し、且つヘテロ接合の両側の不純
物濃度、厚みを最適設計することによって、高いゲート
ターンオフ利得を持ったＧＴＯを実現することができる
。またこの様なヘテロ接合ＧＴＯにおいて、ヘテロ接合
部に所定条件の低不純物濃度層を介在させることによっ
て、ゲート・カソード間の耐圧向上を図ることができる
。

また本発明によれば、その様なＧＴＯのへテロ接合を構
成するベース層とエミッタ層を共にエピタキシャル成長
法により形成することによって、不純物濃度分布と厚み
の制御性が優れたものとなり、また作業時間も短縮され
、特性の良好なＧＴＯを得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のへテロ接合ＧＴＯを示す、
第２図はその不純物濃度分布を示す図、第３図は本発明
の他の実施例のへテロ接合ＧＴＯを示す図、第４図はそ
の不純物濃度分布を示す図、第５図は本発明の他の実施
例のへテロ接合ＧＴＯを示す図、第６図はその不純物濃
度分布を示す図、第７図はＧＴＯを等価的に二個のトラ
ンジスタの組合わせとして示す図、第８図は従来のＧＴ
Ｏの不純物濃度分布を示す図、第９図は従来のホモ接合
ＧＴＯのカソードやエミッタ接合部のバンド図、第１０
図はへテロ接合ＧＴＯのカソード・エミッタ接合部のバ
ンド図である。 １・・・ｐ型エミッタ層、２・・・ｎ型ベース層、３・
・・ｎ型ベース層、４・・・ｎ型エミッタ層、５・・・
カソード電極、６・・・アノード電極、７・・・ゲート
電極、８・・・ヘテロ接合。 出願人代那人　　弁理士　鈴江武彦 第１図 第　３　図 ）−ＷＮＥ　−１ＷｐＢ　−−ＷＮＢ　　−トＷｐε＋
第　５　図 第　６Ｉ７Ｉ ＸＳ　７　図 ζＳ　８　図

Claims (4)

【特許請求の範囲】
1. （１）第１導電型エミッタ層、第２導電型ベース層、第
   １導電型ベース層および第２導電型エミッタ層からなる
   ｐｎｐｎ構造を有し、前記第１導電型ベース層にターン
   オフ用ゲート電極が形成され、且つ前記第２導電型エミ
   ッタ層が前記第１導電型ベース層より広禁制帯幅の半導
   体により構成されたゲートターンオフサイリスタにおい
   て、前記第１導電型ベース層の不純物濃度が前記第２導
   電型エミッタ層の不純物濃度以上に設定されていること
   を特徴とするゲートターンオフサイリスタ。
2. （２）第１導電型エミッタ層、第２導電型ベース層、第
   １導電型ベース層および第２導電型エミッタ層からなる
   ｐｎｐｎ構造を有し、前記第１導電型ベース層にターン
   オフ用ゲート電極が形成され、且つ前記第２導電型エミ
   ッタ層が前記第１導電型ベース層より広禁制帯幅の半導
   体により構成されたゲートターンオフサイリスタにおい
   て、前記第１導電型ベース層の厚みが前記第２導電型エ
   ミッタ層のそれ以下に設定されていることを特徴とする
   ゲートターンオフサイリスタ。
3. （３）第１導電型エミッタ層、第２導電型ベース層、第
   １導電型ベース層および第２導電型エミッタ層からなる
   ｐｎｐｎ構造を有し、前記第１導電型ベース層にターン
   オフ用ゲート電極が形成され、且つ前記第２導電型エミ
   ッタ層が前記第１導電型ベース層より広禁制帯幅の半導
   体により構成されたゲートターンオフサイリスタにおい
   て、前記第１導電型ベース層と第２導電型エミッタ層の
   接合部に熱平衡状態で完全には空乏化しない低不純物濃
   度層が設けられていることを特徴とするゲートターンオ
   フサイリスタ。
4. （４）第１導電型エミッタ層、第２導電型ベース層、第
   １導電型ベース層および第２導電型エミッタ層からなる
   ｐｎｐｎ構造を有し、前記第１導電型ベース層にターン
   オフ用ゲート電極が形成され、且つ前記第２導電型エミ
   ッタ層が前記第１導電型ベース層より広禁制帯幅の半導
   体により構成されたゲートターンオフサイリスタを製造
   するに際し、前記第１導電型ベース層および第２導電型
   エミッタ層を前記第２導電型ベース層上に連続的にエピ
   タキシャル成長させることを特徴とするゲートターンオ
   フサイリスタの製造方法。