JPH0122733B2 - - Google Patents
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- JPH0122733B2 JPH0122733B2 JP56197387A JP19738781A JPH0122733B2 JP H0122733 B2 JPH0122733 B2 JP H0122733B2 JP 56197387 A JP56197387 A JP 56197387A JP 19738781 A JP19738781 A JP 19738781A JP H0122733 B2 JPH0122733 B2 JP H0122733B2
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- JP
- Japan
- Prior art keywords
- conductivity type
- mos transistor
- source
- type channel
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は集積回路装置の構造に関する。特に、
セル利用率の高いマスタースライス方式の基本セ
ルの構造に関するものである。
セル利用率の高いマスタースライス方式の基本セ
ルの構造に関するものである。
近年、通信機や計算機等の集積回路化が進み、
これによりマスタースライス方式のLSI（大規模
集積回路）が利用されるようになつてきた。マス
タースライス方式では特にスピードおよび省電力
の点からCMOSタイプのものの利用が多い。
これによりマスタースライス方式のLSI（大規模
集積回路）が利用されるようになつてきた。マス
タースライス方式では特にスピードおよび省電力
の点からCMOSタイプのものの利用が多い。
マスタースライス方式は、あらかじめ定められ
た位置にMOSトランジスタを形成しておき、こ
のソース、ドレイン、ゲートに独立に接続するた
めのコンタクト孔を配し、アルミニウム導電膜の
１層または２層構造を利用して相互の接続をとり
回路を形成するものである。この場合に、アルミ
ニウム導電膜の配線本数による配線部の利用制約
およびトランジスタ部の構造上の利用制約があ
る。
た位置にMOSトランジスタを形成しておき、こ
のソース、ドレイン、ゲートに独立に接続するた
めのコンタクト孔を配し、アルミニウム導電膜の
１層または２層構造を利用して相互の接続をとり
回路を形成するものである。この場合に、アルミ
ニウム導電膜の配線本数による配線部の利用制約
およびトランジスタ部の構造上の利用制約があ
る。
これらの制約はそれぞれ独立に与えられる制約
であり、配線部の利用制約は全体のチツプ寸法と
回路規模との兼ね合いで決められる。また、構造
上の利用制約は基本セルの構造に関係する。基本
セルはトランジスタの小グループ群でありこの構
造によつてチツプ全体の基本セル数に対して利用
できないトランジスタの数が増えてセル利用率が
下がる。セル利用率の向上はマスタースライス方
式LSIに与えられた最も重要な課題である。
であり、配線部の利用制約は全体のチツプ寸法と
回路規模との兼ね合いで決められる。また、構造
上の利用制約は基本セルの構造に関係する。基本
セルはトランジスタの小グループ群でありこの構
造によつてチツプ全体の基本セル数に対して利用
できないトランジスタの数が増えてセル利用率が
下がる。セル利用率の向上はマスタースライス方
式LSIに与えられた最も重要な課題である。
第１図に、従来例のCMOSタイプのマスター
スライスLSIの基本セルの概略平面図を示す。Ｎ
型シリコン基板１の上のＰウエル２にN+ソース
ドレイン層３とP+サブコンタクト層４とゲート
ポリシリコン５Ａ，５Ｂとを有する２個のＮチヤ
ンネルMOSトランジスタが形成されるとともに、
P+ソースドレイン層６とN+サブコンタクト層７
とゲートポリシリコン８Ａ，８Ｂとを有する２個
のＰチヤンネルMOSトランジスタが形成されて
いる。これに１個の貫通ポリシリコン９とが加わ
り、それぞれにコンタクト孔１０が設けられアル
ミニウム導電膜のVDD線１１ＡとVSS線１１Ｂが
設けられ全体で基本セルを構成する。
スライスLSIの基本セルの概略平面図を示す。Ｎ
型シリコン基板１の上のＰウエル２にN+ソース
ドレイン層３とP+サブコンタクト層４とゲート
ポリシリコン５Ａ，５Ｂとを有する２個のＮチヤ
ンネルMOSトランジスタが形成されるとともに、
P+ソースドレイン層６とN+サブコンタクト層７
とゲートポリシリコン８Ａ，８Ｂとを有する２個
のＰチヤンネルMOSトランジスタが形成されて
いる。これに１個の貫通ポリシリコン９とが加わ
り、それぞれにコンタクト孔１０が設けられアル
ミニウム導電膜のVDD線１１ＡとVSS線１１Ｂが
設けられ全体で基本セルを構成する。
この従来例基本セルは、第２図に示す略図で表
わすことができる。従来の基本セルは第３図また
は第４図で示すようにＰチヤンネルMOSTとＮ
チヤンネルMOSTとが同じ数だけ存在し、その
トランジスタ間をN+ソースドレイン層３、また
はP+ソースドレイン層６がつないでいた。ここ
で、本質的にはＰチヤンネルMOSTとＮチヤン
ネルMOSTのゲートポリシリコン５，５Ａ，５
Ｂ，８，８Ａ，８Ｂは第３図に示すようにつなが
つても、またトランジスタ数が第３図に示すよう
に増えても、また図には省略しているが貫通線の
数が変化しても同一とみなしてよい。
わすことができる。従来の基本セルは第３図また
は第４図で示すようにＰチヤンネルMOSTとＮ
チヤンネルMOSTとが同じ数だけ存在し、その
トランジスタ間をN+ソースドレイン層３、また
はP+ソースドレイン層６がつないでいた。ここ
で、本質的にはＰチヤンネルMOSTとＮチヤン
ネルMOSTのゲートポリシリコン５，５Ａ，５
Ｂ，８，８Ａ，８Ｂは第３図に示すようにつなが
つても、またトランジスタ数が第３図に示すよう
に増えても、また図には省略しているが貫通線の
数が変化しても同一とみなしてよい。
この従来例の場合に、トランジスタ数が３個以
上のＰおよびＮチヤンネルMOSTペアで作られ
ているとき、第５図に示す２個のインバータを組
む場合には、第６図に示す配線しか存在しない。
この配線では３′および６′で示すN+ソースドレ
イン層およびP+ソースドレイン層は出力端子Ｄ
の存在のため利用できず、ポリシリコン層Ｘで示
す１個のトランジスタペアは使用不可となりセル
利用率の低下をもたらす。また、第７図に示す３
NOR回路と２NOR回路を作ると、第８図に示す
配線になり出力端子Ｇのために６′，３′で示す
P+ソースドレイン層およびN+ソースドレイン層
は利用できず、ポリシリコン層Ｘで示すトランジ
スタペアは使用不可となりセル利用率の低下をも
たらす。
上のＰおよびＮチヤンネルMOSTペアで作られ
ているとき、第５図に示す２個のインバータを組
む場合には、第６図に示す配線しか存在しない。
この配線では３′および６′で示すN+ソースドレ
イン層およびP+ソースドレイン層は出力端子Ｄ
の存在のため利用できず、ポリシリコン層Ｘで示
す１個のトランジスタペアは使用不可となりセル
利用率の低下をもたらす。また、第７図に示す３
NOR回路と２NOR回路を作ると、第８図に示す
配線になり出力端子Ｇのために６′，３′で示す
P+ソースドレイン層およびN+ソースドレイン層
は利用できず、ポリシリコン層Ｘで示すトランジ
スタペアは使用不可となりセル利用率の低下をも
たらす。
このように、従来の基本セルはセル利用率が悪
く集積化する回路規模に対する制約が強い欠点が
ある。
く集積化する回路規模に対する制約が強い欠点が
ある。
本発明はこの点を改良るもので、セル利用率の
高い基本セルの構造を提供することを目的とす
る。
高い基本セルの構造を提供することを目的とす
る。
本発明は、第１導電型シリコン基板上に形成さ
れた第２導電型ソースドレイン層とゲートポリシ
リコンとを有する複数個の第２導電型チヤンネル
のMOSトランジスタと、前記第１導電型シリコ
ン基板上の第２導電型ウエル上に形成された第１
導電型ソースドレイン層とゲートポリシリコンと
を有する複数個の第１導電型チヤンネルのMOS
トランジスタとにより相補型MOSトランジスタ
回路の単位回路を構成し、この単位回路が複数個
規則的に配列された集積回路装置において、 前記単位回路が少なくとも１個の独立した第１
導電型チヤンネルのMOSトランジスタおよび第
２導電型チヤンネルのMOSトランジスタと、ソ
ースドレイン層を介して直列接続された複数個の
第１導電型チヤンネルのMOSトランジスタ群お
よび第２導電型チヤンネルのMOSトランジスタ
群とで構成され、かつ、前記１個の独立した第１
導電型チヤンネルのMOSトランジスタと前記第
２導電型チヤンネルのMOSトランジスタ群のひ
とつとで相補型MOSトランジスタ回路が形成さ
れ、また、前記１個の独立した第２導電型チヤン
ネルのMOSトランジスタと前記第１導電型チヤ
ンネルのMOSトランジスタ群のひとつとで別の
相補型MOSトランジスタ回路が形成された構造
であることを特徴とする。
れた第２導電型ソースドレイン層とゲートポリシ
リコンとを有する複数個の第２導電型チヤンネル
のMOSトランジスタと、前記第１導電型シリコ
ン基板上の第２導電型ウエル上に形成された第１
導電型ソースドレイン層とゲートポリシリコンと
を有する複数個の第１導電型チヤンネルのMOS
トランジスタとにより相補型MOSトランジスタ
回路の単位回路を構成し、この単位回路が複数個
規則的に配列された集積回路装置において、 前記単位回路が少なくとも１個の独立した第１
導電型チヤンネルのMOSトランジスタおよび第
２導電型チヤンネルのMOSトランジスタと、ソ
ースドレイン層を介して直列接続された複数個の
第１導電型チヤンネルのMOSトランジスタ群お
よび第２導電型チヤンネルのMOSトランジスタ
群とで構成され、かつ、前記１個の独立した第１
導電型チヤンネルのMOSトランジスタと前記第
２導電型チヤンネルのMOSトランジスタ群のひ
とつとで相補型MOSトランジスタ回路が形成さ
れ、また、前記１個の独立した第２導電型チヤン
ネルのMOSトランジスタと前記第１導電型チヤ
ンネルのMOSトランジスタ群のひとつとで別の
相補型MOSトランジスタ回路が形成された構造
であることを特徴とする。
この場合に、前記第１導電型シリコン基板ある
いは前記第２導電型ウエル上のいずれか一方にの
み電気的に独立した１個のMOSトランジスタを
形成する構成とすることができる。
いは前記第２導電型ウエル上のいずれか一方にの
み電気的に独立した１個のMOSトランジスタを
形成する構成とすることができる。
第９図は本発明第一実施例の要部構造図であ
る。第１図で示した従来例と比較すると、Ｐチヤ
ンネルおよびＮチヤンネルのポリシリコンペア５
Ａと８Ａ，５Ｂと８Ｂ，５Ｃと８Ｃとにおいて、
P+ソースドレイン層が６Ａと６Ｂ、N+ソースド
レイン層が３Ａと３Ｂに分割されており、各分割
ソースドレイン層で直列となるトランジスタ数が
相違する点に特徴がある。
る。第１図で示した従来例と比較すると、Ｐチヤ
ンネルおよびＮチヤンネルのポリシリコンペア５
Ａと８Ａ，５Ｂと８Ｂ，５Ｃと８Ｃとにおいて、
P+ソースドレイン層が６Ａと６Ｂ、N+ソースド
レイン層が３Ａと３Ｂに分割されており、各分割
ソースドレイン層で直列となるトランジスタ数が
相違する点に特徴がある。
すなわちP+ソースドレイン層６Ａではゲート
ポリシリコン８Ａで示す１個のＰチヤンネル
MOST、N+ソースドレイン層３Ａではゲートポ
リシリコン５Ａ，５Ｂで示す２個のＮチヤンネル
MOST、P+ソースドレイン層６Ｂではゲートポ
シリコン８Ｂ，８Ｃで示す２個のＰチヤンネル
MOST、N+ソースドレイン層３Ｂではゲートポ
リシリコン５Ｃで示す１個のＮチヤンネル
MOSTであり、トランジスタペアはゲートポリ
シリコン５Ａと８Ａ，５Ｂと８Ｂ，５Ｃと８Ｃと
なつている。
ポリシリコン８Ａで示す１個のＰチヤンネル
MOST、N+ソースドレイン層３Ａではゲートポ
リシリコン５Ａ，５Ｂで示す２個のＮチヤンネル
MOST、P+ソースドレイン層６Ｂではゲートポ
シリコン８Ｂ，８Ｃで示す２個のＰチヤンネル
MOST、N+ソースドレイン層３Ｂではゲートポ
リシリコン５Ｃで示す１個のＮチヤンネル
MOSTであり、トランジスタペアはゲートポリ
シリコン５Ａと８Ａ，５Ｂと８Ｂ，５Ｃと８Ｃと
なつている。
この略図は第１０図で示されるが第１１図に示
すようにゲートポリシリコンをつないでもよい。
このような基本セル構造では、第５図に示す２個
のインバータは第１２図に示す配線で実現でき
る。また、第７図に示す回路の２入力NOR部分
（３入力NOR部分は３個のゲートポリシリコンを
利用するためひとつの基本セルを完全に利用する
ため省略する。）は第１３図の配線で実現できる。
第１２図および第１３図のいずれもP+ソースド
レイン層６B′およびN+ソースドレイン層３Ｂが
完全に自由となりゲートポリシリコンＸで示すト
ランジスタペアが自由に使える。すなわち、従来
のように用不可となるトランジスタペアが生じな
いためセル利用率は大幅に向上する。また、Ｎチ
ヤンネルMOSTおよびＰチヤンネルMOSTの単
独利用も可能となり回路設計の自由度およびセル
利用率がさらに向上する。第１４図は第１５図に
示すダイナミツクフリツプフロツプ回路のトラン
スフアーゲート部分を実現したものである。
すようにゲートポリシリコンをつないでもよい。
このような基本セル構造では、第５図に示す２個
のインバータは第１２図に示す配線で実現でき
る。また、第７図に示す回路の２入力NOR部分
（３入力NOR部分は３個のゲートポリシリコンを
利用するためひとつの基本セルを完全に利用する
ため省略する。）は第１３図の配線で実現できる。
第１２図および第１３図のいずれもP+ソースド
レイン層６B′およびN+ソースドレイン層３Ｂが
完全に自由となりゲートポリシリコンＸで示すト
ランジスタペアが自由に使える。すなわち、従来
のように用不可となるトランジスタペアが生じな
いためセル利用率は大幅に向上する。また、Ｎチ
ヤンネルMOSTおよびＰチヤンネルMOSTの単
独利用も可能となり回路設計の自由度およびセル
利用率がさらに向上する。第１４図は第１５図に
示すダイナミツクフリツプフロツプ回路のトラン
スフアーゲート部分を実現したものである。
第１６図は、ソースドレイン層３Ａ，６Ｂを３
A1，３A2，３A3，６B1，６B2，６B3のように
いくつもつないでひとつの基本ゲートを実現した
ものである。また、第１７図に示すようにP+ソ
ースドレイン層６A1を１個でなく２個以上の直
列トランジスタになるようにしてもよく、N+ソ
ースドレイン層３B1に示すようにゲートポリシ
リコン５Ｘ，５ＹとのペアをP+ソースドレイン
層６B2のゲートポリシリコン８Ｘ，８Ｙとペア
をとるようにしてもよい。また、異なる構成のソ
ースドレイン層ペア６A1，３A1，６A2，３A2と
６B1，３B1，６B2，３B2とを組合せてもよい。
A1，３A2，３A3，６B1，６B2，６B3のように
いくつもつないでひとつの基本ゲートを実現した
ものである。また、第１７図に示すようにP+ソ
ースドレイン層６A1を１個でなく２個以上の直
列トランジスタになるようにしてもよく、N+ソ
ースドレイン層３B1に示すようにゲートポリシ
リコン５Ｘ，５ＹとのペアをP+ソースドレイン
層６B2のゲートポリシリコン８Ｘ，８Ｙとペア
をとるようにしてもよい。また、異なる構成のソ
ースドレイン層ペア６A1，３A1，６A2，３A2と
６B1，３B1，６B2，３B2とを組合せてもよい。
第１８図は本発明第二実施例の要部構造図であ
る。この第二実施例は、１個のMOST例えば、
ＰチヤンネルMOSTをＮ型シリコン基板１のみ
に複数個形成したものである。このように
MOSTを形成しても、第一実施例と同様な接続
を行うことができる。
る。この第二実施例は、１個のMOST例えば、
ＰチヤンネルMOSTをＮ型シリコン基板１のみ
に複数個形成したものである。このように
MOSTを形成しても、第一実施例と同様な接続
を行うことができる。
以上説明したように本発明によれば、セル利用
率の高い基本セルの構造を得ることができ、集積
度を著しく向上することができる。
率の高い基本セルの構造を得ることができ、集積
度を著しく向上することができる。
第１図〜第８図は従来例の要部構成図および結
線図。第９図〜第１７図は本発明第一実施例の要
部構成図および結線図。第１８図は本発明第二実
施例の要部構成図。 １…Ｎ型シリコン基板、２…Ｐウエル、３…
N+ソースドレイン層、４…P+サブコンタクト
層、５Ａ、５Ｂ…ＮチヤンネルMOSTゲートポ
リシリコン、６…P+ソースドレイン層、７…N+
サブコンタクト層、８Ａ，８Ｂ…ゲートポリシリ
コン、９…貫通ポリシリコン、１０…コンクタト
孔。
線図。第９図〜第１７図は本発明第一実施例の要
部構成図および結線図。第１８図は本発明第二実
施例の要部構成図。 １…Ｎ型シリコン基板、２…Ｐウエル、３…
N+ソースドレイン層、４…P+サブコンタクト
層、５Ａ、５Ｂ…ＮチヤンネルMOSTゲートポ
リシリコン、６…P+ソースドレイン層、７…N+
サブコンタクト層、８Ａ，８Ｂ…ゲートポリシリ
コン、９…貫通ポリシリコン、１０…コンクタト
孔。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型シリコン基板上に形成された第２
導電型ソースドレイン層とゲートポリシリコンと
を有する複数個の第２導電型チヤンネルのMOS
トランジスタと、 前記第１導電型シリコン基板上の第２導電型ウ
エル上に形成された第１導電型ソースドレイン層
とゲートポリシリコンとを有する複数個の第１導
電型チヤンネルのMOSトランジスタと により相補型MOSトランジスタ回路の単位回路
を構成し、 この単位回路が複数個規則的に配列された集積
回路装置において、 前記単位回路が少なくとも１個の独立した第１
導電型チヤンネルのMOSトランジスタおよび第
２導電型チヤンネルのMOSトランジスタと、ソ
ースドレイン層を介して直列接続された複数個の
第１導電型チヤンネルのMOSトランジスタ群お
よび第２導電型チヤンネルのMOSトランジスタ
群とで構成され、 かつ、前記１個の独立した第１導電型チヤンネ
ルのMOSトランジスタと前記第２導電型チヤン
ネルのMOSトランジスタ群のひとつとで相補型
MOSトランジスタ回路が形成され、また、前記
１個の独立した第２導電型チヤンネルのMOSト
ランジスタと前記第１導電型チヤンネルのMOS
トランジスタ群のひとつとで別の相補型MOSト
ランジスタ回路が形成された構造である ことを特徴とする集積回路装置。 ２ 第１導電型シリコン基板あるいは第２導電型
ウエル上のいずれか一方にのみ電気的に独立した
１個のMOSトランジスタが形成された特許請求
の範囲第１項に記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197387A JPS5897847A (ja) | 1981-12-08 | 1981-12-08 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197387A JPS5897847A (ja) | 1981-12-08 | 1981-12-08 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897847A JPS5897847A (ja) | 1983-06-10 |
| JPH0122733B2 true JPH0122733B2 (ja) | 1989-04-27 |
Family
ID=16373657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197387A Granted JPS5897847A (ja) | 1981-12-08 | 1981-12-08 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0353520U (ja) * | 1989-09-28 | 1991-05-23 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943548A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5961047A (ja) * | 1982-09-29 | 1984-04-07 | Hitachi Ltd | 半導体集積回路装置 |
| EP0131463B1 (en) * | 1983-07-09 | 1989-03-15 | Fujitsu Limited | Masterslice semiconductor device |
| JPS6110269A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 半導体集積回路 |
| JPH0828485B2 (ja) * | 1988-06-20 | 1996-03-21 | 日本電信電話株式会社 | 相補型ｍｉｓマスタスライスｌｓｉの基本セル |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211248A (en) * | 1981-06-22 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5856354A (ja) * | 1981-09-30 | 1983-04-04 | Hitachi Ltd | マスタ−スライスｌｓｉ |
-
1981
- 1981-12-08 JP JP56197387A patent/JPS5897847A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0353520U (ja) * | 1989-09-28 | 1991-05-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897847A (ja) | 1983-06-10 |
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