JPH01228036A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、キャッシュメモリに関し、特に複数ウェイ
を有するセットアソシアティブ方式のキャッシュメモリ
に関する。

［従来の技術］ キャッシュメモリは、マイクロプロセッサの本格的な高
速時代を迎えて、メモリの高速化実現への有効な手段と
して登場してきた。

メインメモリへのアクセス時間は、システム性能に大き
な影響を与えている。マイクロプロセッサの高速化は、
メモリ・アクセス時間の短縮化を必然的に求めてくるが
、最近ではメインメモリに使用されるＤＲＡＭチップの
性能向上を上回る要求となってきている。

また、単にＤＲＡＭチップの性能だけではなく、マルチ
プロセッサ会システムの構成など、システム規模の拡大
や多様化からも、メモリ・アクセス時間を短縮化するの
は難しくなっている。

この問題を解決するのにメモリを階層化する考え方があ
る。その１つがキャッシュメモリ方式である。

キャッシュメモリ方式は、たとえば第２図に示されるよ
うに、ＣＰＵ１からの要求に応じてメインメモリ２のう
ちの使用頻度の高い領域のデータを、高速のバッファ・
メモリであるキャッシュメモリ３に記憶し、ＣＰＵ１か
らのアクセスに対し、メインメモリ２に代わってそのデ
ータ読出／書込を高速に行なう方式である。

キャッシュメモリ３は、固定のデータを記憶しているの
ではなく、ＣＰＵＩからの要求に応じて記憶するメイン
メモリ２の領域は変化している。

しかし、成るデータ処理におけるＣＰＵＩからのメモリ
・アクセス領域には局所性がある。したがって、ＣＰＵ
Ｉからの要求に応じてメインメモリ２から取出してキャ
ッシュメモリ３に記憶したデータは、その後もしばらく
はアクセスされる可能性が高い。したがって、−旦キャ
ッシュメモリ３ヘメインメモリ２のデータが記憶される
と高速メモリの効果が発揮されて、ＣＰＵ１のメモリ・
アクセスの待ち時間なしくノー・ウェイト）が実現する
。つまりＣＰＵＩは、その処理動作がメモリ・アクセス
時間によって遅延されることがない。

ＣＰＵＩの処理の進行とともにメモリ・アクセスする領
域は移動していく。それに従って、キャッシュメモリ３
では記憶するメインメモリ２の領域の切換えも行なわれ
る。しかし、追い出された領域が再びアクセスされる場
合は、キャッシュメモリ３は再び入替えが必要となり、
それが頻繁に起こるとシステムの性能が低下する。

一般に、キャッシュメモリ３の効果を示すのにヒツト率
を使う。ヒツト率とは、ＣＰＵＩからのメモリ・アクセ
スに対し、キャッシュメモリ３内にそのアクセス領域の
データが存在する確率である。存在すればヒツトといい
、存在しない場合はキャッシュ・ミスという。

キャッシュ・ミスの場合はＣＰＵＩからの要求アドレス
のワードを含むデータの塊をメインメモリ２からキャッ
シュメモリ３へ取り込み、次回からのＣＰＵアクセスに
備える。このデータの塊をデータブロックという。

キャッシュメモリ３は、単に容量が大きいほどヒツト率
が高くなるわけではなく、キャッシュメモリの構成によ
るところが大きい。ヒツト率を上げるための一例として
、Ｎウェイ・セット・アソシアティブ方式がある。

第３図は、インターフェイス１９８７年８月号Ｎｏ、１
２３の第２５０頁に示された４ウエイ・セット中アソシ
アティブ方式のキャッシュメモリを示すブロック図であ
る。図において、ＣＰＵＩの要求アドレス４は、アドレ
ス・タグ４ａと、セット・セレクト４ｂと、ワード・セ
レクト４ｃとに分けられてキャッシュメモリに入力され
る。アドレス・タグ４ａはアドレス・タグ比較器８に与
えられる。セット・セレクト４ｂは、アドレス・タグメ
モリ５．データメモリ７およびＬＲＵビットメモリ１２
に与えられる。ワード・セレクト４Ｃはワードセレクタ
９に与えられる。アドレス・タグメモリ５は、既にＣＰ
ＵＩから要求のあったアドレス４のアドレス・タグを複
数個記憶している。また、データメモリ７は、既にメイ
ンメモリ２から読出されたデータブロック（たとえば４
ワードで構成されている）を複数個記憶している。

アドレス・タグメモリ５およびデータメモリ７は対応す
るアドレス空間を有しており、それぞれ対応の記憶領域
に成るアドレスのアドレス・タグとそのアドレスによっ
てメインメモリ２から読出されたデータブロックを格納
している。アドレ・タグメモリ５およびデータメモリ７
のアクセスは、セット・セレクト４ｂに基づいて行なわ
れる。すなわち、セット・セレクト４ｂによって選択さ
れたアドレス・タグメモリ５の記憶領域からアドレス・
タグが読出されてアドレス・タグ比較器８に与えられる
。また、セット・セレクト４ｂによって選択されたデー
タメモリ７の記憶領域からデータブロックかに出されて
ワードセレクタ９に与えられる。ワードセレクタ９は与
えられるワード・セレクト４ｃに基づいて、１つのデー
タブロック中に含まれる複数ワードのうち、１または複
数のワードを選択してウェイセレクタ１ｏに与える。

一方、アドレス・タグ比較器８は、ＣＰＵＩがら現在要
求されているアドレス４のアドレス・タグ４ａと、アド
レス・タグメモリ５から読出されたアドレス・タグとを
比較し、一致しているが否かを検出する。一致した場合
、アドレス・タグ比較器８はヒツト信号を導出し、ウェ
イセレクタ１゜に与える。

ところで、第３図のキャッシュメモリは、４ウエイ・セ
ット・アソシアティブ方式であるので、アドレス・タグ
メモリ５．データメモリ７、アドレス・タグ比較器８．
ワードセレクタ９およびウェイセレクタ１０は、それぞ
れ４ウェイ分設けられている。したがって、アドレス・
タグメモリ５およびデータメモリ７は、セット型セレク
ト４ｂで固定されたそれぞれのセット・アドレスに対し
て最大４個までのアドレス・タグおよびデータブロック
を同時に記憶できる。また、各ウェイは平行して同じ動
作を行なうので、ヒツトの判定時には、成るセット・ア
ドレスに対して同時に４個のアドレス・タグを参照する
ことになる。すなわち、アドレス中タグ比較器８は、ア
ドレス・タグメモリ５から読出された各ウェイのアドレ
ス・タグと、ＣＰＵＩから現在要求されているアドレス
４のアドレス・タグ４ａとの比較を４ウ工イ同時に行な
い、ヒツト／キャッシュやミスの判定を行なう。

一方、データメモリ７から読出された各ウェイのデータ
・ブロックは、ワードセレクタ９によってワードが選択
され、最後にウェイセレクタ１０がアドレス・タグ比較
器８からどのウェイがヒツトしたかを示すウェイ選択信
号をもらい、１もしくは複数個のワードが決定され、出
力データバス１１に導出される。

上記のごとく、ヒツトした場合はキャッシュメモリ３か
ら直ちにデータが読出されてＣＰＵＩで使用されるが、
キャッシュ・ミスの場合はアドレス４によってメインメ
モリ２のアクセスが実行され、メインメモリ２の所定の
領域からデータが読出されて使用される。このとき、キ
ャッシュメモリ３内でデータの入替えが行なわれ、アク
セスに使用されたアドレス４のアドレス・タグ４ａとメ
インメモリ２から読出されたデータブロックとがそれぞ
れアドレス・タグメモリ５およびデータメモリ７に書込
まれる。このデータの入替時において、ＬＲＵビットメ
モリ１２は、Ｌｅａｓｔ　　Ｒｅｃｅｎｔｌｙ　　Ｕｓ
ｅｄアルゴリズムに従ってどのウェイのアドレス・タグ
メモリ５およびデータメモリ７を書き換えるかを制御し
ている。

［発明が解決しようとする課題］ 上記のような従来のセット・アソシアティブ方式のキャ
ッシュメモリでは、アドレス・タグメモリ５あるいはデ
ータメモリ７内において１ビツトでも不良ビットが存在
すれば、誤動作するおそれがある。したがって、キャッ
シュメモリの使用前にテストを行ない、その結果１ビツ
トでも不良ビットが見つかれば、そのキャッシュメモリ
が不良品として扱われ、キャッシュメモリ全体を交換す
る必要があった。このように、従来のキャッシュメモリ
は、非常に歩留りが悪いという問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、たとえ不良ビットが存在しても、それによ
る誤動作を防止でき、その結果不良品を良品にすること
ができるようなキャッシュメモリを提供することを目的
とする。

［課題を解決するための手段］ この発明に係るキャッシュメモリは、各ウェイごとに各
ウェイが有効か無効かを示す手段を設け、当該手段が無
効を示す状態に設定されているときは、そのウェイを使
用しないようにしたものである。

【作用］ この発明においては、各ウェイごとに各ウェイが有効か
無効かを示す手段を設けることにより、不良ビットを含
むウェイのみを使用不可能にし、正常なビットを持つウ
ェイのみで機能させるようにしている。

［実施例］ 第１図はこの発明の一実施例による４ウェイ・セット争
アソシアティブ方式のキャッシュメモリを示すブロック
図である。なお、この実施例の構成は以下の点を除いて
第３図に示す従来例と同様であり、対応する部分には同
一の参照番号を付しその説明を省略する。この実施例の
特徴は、各ウェイごとに、チエツクビット１３が設けら
れている点にある。このチエツクビット１３は、それぞ
れ対応するウェイが有効か無効かを示すものであり、た
とえばレーザカットなどによりその設定を行なうことが
できる。各ウェイのチエツクビット１３は、それぞれ対
応するウェイのアドレスやタグ比較２５８と接続される
とともに、ＬＲＵビットメモリ１２と接続される。

上記のような構成において、たとえばテストによって成
るウェイのアドレス・タグメモリ５あるいはデータメモ
リ７に不良ビットが存在することが発見された場合、そ
の不良ビットを含むウェイのチエツクピット１３が外部
からレーザカットなどにより無効に設定される。チエツ
クビット１３によって無効が設定されたウェイのアドレ
ス・タグ比較器８は、現在要求されているアドレス４の
アドレス・タグ４ａとアドレス・タグメモリ５から読出
されたアドレス・タグとが一致しても、ヒツト信号を導
出しないように制御される。このような制御は、たとえ
ばチエツクピット１３の無効設定出力によってヒツト信
号の導出を禁止するようなゲート手段を設けることによ
り極めて容易に達成できる。これによって、チエツクピ
ット１３で無効が設定されたウェイのアドレス・タグメ
モリ５をヒツト判定時の参照対象から外すことができる
。一方、ＬＲＵビットメモリ１２は、キャッシュφミス
によりキャッシュメモリにデータの入替要求が生じても
、チエツクピット１３で無効が設定されているウェイに
ついては常にデータ入替蚊補から外す。これによって、
チエツクピット１３により無効が設定されているウェイ
にはアドレス・タグおよびデータブロックが書込まれる
ことがなくなる。

上記動作説明から明らかなごと（、第１図の実施例では
、チエツクピッ）１Ｂで無効が設定されたウェイは使用
不可能となり、キャッシュメモリはその他の正常なウェ
イだけで動作を行なうことになる。したがって、たとえ
不良ビットが存在しても、そのウェイをチエツクピット
１３で無効に設定することにより、キャッシュメモリを
正常に機能させることができる。

なお、上記実施例では、４ウエイ・セット・アソシアテ
ィブ方式のキャッシュメモリについて説明したが、この
発明は任意の数のウェイを有するセット・アソシアティ
ブ・キャッシュメモリに適用することができる。

また、上記実施例では、チエツクピット１３をレーザカ
ットにより設定することとしたが、テストモードでキャ
ッシュメモリのテストを行なうようなセルフテスト回路
をキャッシュメモリチップ内部に設けてもよく、この場
合不良ビットを含むウェイのチエツクピット１３をチッ
プ内部で無効に固定することができる。

［発明の効果］ 以上のように、この発明によれば、テスト時に発見され
た不良ビットを含むウェイを無効にすることによってそ
のウェイのみを使用不可能にし、正常なビットのみを持
つウェイのみでキャッシュメモリを機能させることがで
きるので、従来は不良品と扱われていたものを良品にす
ることができ、その結果、歩留りの向上を図ることがで
きる。

４、図面簡単な説明 第１図は、この発明の一実施例による４ウエイΦセツト
・アソシアティブ方式のキャッシュメモリを示すブロッ
ク図である。

第２図は、キャッシュメモリを用いたプロセッサシステ
ムを示すブロック図である。

第３図は、従来の４ウエイ・セット・アソシアティブ方
式のキャッシュメモリを示すブロック図である。

図において、１はＣＰＵ、２はメインメモリ、３はキャ
ッシュメモリ、４はアドレス、４ａはアドレス・タグ、
４ｂはセット・セレクト、４ｃはワード・セレクト、５
はアドレス・タグメモリ、７はデータメモリ、８はアド
レス・タグ比較器、９はワー　ドセレクタ、１０はウェ
イセレクタ、１２はＬＲＵビットメモリ、１３はチエツ
クピットを示す。

Claims (1)

1. 【特許請求の範囲】 複数ウェイを有するセットアソシアティブ方式のキャッ
   シュメモリにおいて、 各ウェイごとに各ウェイが有効か無効かを示す手段を設
   け、当該手段が無効を示す状態に設定されているときは
   そのウェイを使用しないようにしたことを特徴とする、
   キャッシュメモリ。