JPH01228337A - Frame synchronization protection circuit - Google Patents
Frame synchronization protection circuitInfo
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- JPH01228337A JPH01228337A JP63055151A JP5515188A JPH01228337A JP H01228337 A JPH01228337 A JP H01228337A JP 63055151 A JP63055151 A JP 63055151A JP 5515188 A JP5515188 A JP 5515188A JP H01228337 A JPH01228337 A JP H01228337A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は通信制御等に利用するフレーム同期保護回路に
関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a frame synchronization protection circuit used for communication control and the like.
従来の技術
第２図は従来のフレーム同期保護回路の構成を示してい
る。第２図において、３３は一致検出回路で、受信人力
３１、フレーム同期パルス３２から、一致検出信号３４
と不一致検出信号３６を出力する。３６は後方保護カウ
ンタで、一致検出信号３４と不一致検出信号３６を入力
とし、フレーム同期確立指示信号３日を出力する。３７
は前方保護カウンタで、一致検出信号３４と不一致検出
信号３６を入力とし、フレーム同期はずれ指示信号３９
を出力する。４ｏはフレーム同期状態保持用レジスタで
、フレーム同期確立指示信号３８とフレーム同期はずれ
指示信号３９を入力とし、フレーム同期状態信号４１を
出力する。BACKGROUND OF THE INVENTION FIG. 2 shows the configuration of a conventional frame synchronization protection circuit. In FIG. 2, 33 is a coincidence detection circuit, which receives a coincidence detection signal 34 from a receiver 31 and a frame synchronization pulse 32.
and a mismatch detection signal 36 is output. 36 is a backward protection counter which inputs the coincidence detection signal 34 and the mismatch detection signal 36 and outputs a frame synchronization establishment instruction signal 3 days. 37
is a forward protection counter which receives a coincidence detection signal 34 and a mismatch detection signal 36 as inputs, and receives a frame synchronization loss instruction signal 39.
Output. 4o is a frame synchronization state holding register which inputs a frame synchronization establishment instruction signal 38 and a frame synchronization loss instruction signal 39, and outputs a frame synchronization state signal 41.
次に上記従来例の動作について説明する。第２図におい
て、一致検出回路３３はフレーム同期パルス３２のフレ
ーム同期毎のパルス発生時に受信人力３１のフレーム同
期パターンと定められた特定のフレーム同期パターンが
一致するかどうかを検出し、一致の場合は３４に一致検
出信号を不一致の場合は３６に不一致検出信号を出力す
る。後方保護カウンタ３６においては不一致毎にカウン
タがリセットされ、一致検出信号３４からの一致数を定
められた後方保護段数Ｍまでカウントアツプし、Ｍ個の
フレームを受信して連続一致数がＭとなった時にフレー
ム同期確立指示信号３８を出力する。前方保護カウンタ
３７においては逆に一致毎にカウンタがリセットされ、
不一致検出信号３６からの不一致数を定められた前方保
護段数Ｎまでカウントアツプし、Ｎ個のフレームを受信
して連続不一致数がＮとなった時にフレーム同期はずれ
指示信号３９を出力する。フレーム同期状態保持用レジ
スタ４０はフレーム同期確立指示信号３８によりレジス
タがセットされ、４１にフレーム同期確立状態を、フレ
ーム同期はずれ指示信号３９によりレジスタがリセット
され４１にフレーム同期はずれ状態を出力する。但しこ
こでＭ、Ｎは正の整数である。Next, the operation of the above conventional example will be explained. In FIG. 2, a coincidence detection circuit 33 detects whether or not the frame synchronization pattern of the receiver 31 matches a predetermined specific frame synchronization pattern when the frame synchronization pulse 32 is generated for each frame synchronization. If there is no match, a match detection signal is output to 34, and a mismatch detection signal is output to 36. In the backward protection counter 36, the counter is reset every time there is a mismatch, and the number of matches from the match detection signal 34 is counted up to the predetermined number M of backward protection stages, and when M frames are received, the number of consecutive matches reaches M. When this occurs, a frame synchronization establishment instruction signal 38 is output. Conversely, in the forward protection counter 37, the counter is reset every time there is a match.
The number of discrepancies from the discrepancy detection signal 36 is counted up to a predetermined number N of forward protection stages, and when N frames are received and the number of consecutive discrepancies reaches N, a frame out-of-sync instruction signal 39 is output. The frame synchronization state holding register 40 is set by the frame synchronization establishment instruction signal 38 and outputs the frame synchronization establishment state to 41, and is reset by the frame synchronization loss instruction signal 39 and outputs the frame synchronization loss state to 41. However, M and N are positive integers here.
このように、上記従来のフレーム同期保護回路でもフレ
ーム同期復帰過程の符号誤りによる誤同期削減を後方保
護カウンタ３６により、またフレーム同期確立状態での
符号誤りによるミスフレーム（フレーム同期復帰過程へ
の移行）削減を前方保護カウンタ３７により実現できる
。In this way, even in the conventional frame synchronization protection circuit described above, the backward protection counter 36 reduces false synchronizations caused by code errors in the frame synchronization recovery process, and also reduces misframes caused by code errors in the frame synchronization established state (transition to the frame synchronization recovery process). ) reduction can be realized by the forward protection counter 37.
発明が解決しようとする課題
しかしながら、上記従来のフレーム同期保護回路では後
方保護段数がＭ段に、前方保護段数が８段に固定されて
いるため、伝送路の変更による伝送誤り率の変化に対し
て、誤り率に適した保護段数を与えることができず、後
方保護段数が少ない時は誤同期が増え、前方保護段数が
少ない時にはミスフレームが増え、また両方の保護段数
が多い時にはフレーム同期復帰時間が増えるという問題
があった。本発明はこのような従来の問題を解決するも
のであり、伝送誤り率に適した保護段数を与え、伝送誤
りに強いフレーム同期がとれる優れたフレーム同期保護
回路を提供することを目的とするものである。Problems to be Solved by the Invention However, in the conventional frame synchronization protection circuit described above, the number of backward protection stages is fixed to M stages and the number of forward protection stages is fixed to 8 stages. Therefore, it is not possible to provide the number of protection stages suitable for the error rate, and when the number of backward protection stages is small, false synchronization increases, when the number of forward protection stages is small, the number of misframes increases, and when both the number of protection stages are large, it is difficult to recover frame synchronization. The problem was that it took more time. The present invention solves such conventional problems, and aims to provide an excellent frame synchronization protection circuit that provides a number of protection stages suitable for the transmission error rate and can achieve frame synchronization that is resistant to transmission errors. It is.
課題を解決するための手段
本発明は上記目的を達成するために、タイミング発生回
路、一致数カウンタ、不一致数カウンタ、保護段数テー
ブルを設け、一定時間間隔の一致数カウンタ値と不一致
数カウンタ値をもとに保護段数を決定するようにしたも
のである。Means for Solving the Problems In order to achieve the above object, the present invention provides a timing generation circuit, a coincidence number counter, a mismatch number counter, and a protection stage number table, and calculates the match number counter value and the mismatch number counter value at a fixed time interval. The number of protection stages is determined based on the number of protection stages.
作用
本発明は上記のような構成により次のような作用を有す
る。すなわち、タイミング発生回路から出力されるタイ
ミングに従い、一致数カウンタと不一致数カウンタをス
タートまたはストップさせ、一致数カウンタ値と不一致
数カウンタ値をもとに保護段数テーブルから後方保護段
数と前方保護段数を求めてそれを後方保護カウンタと前
方保護カウンタに与えることにより、伝送誤り率に適し
た保護段数をもち、伝送誤りに強いフレーム同期保護を
行うことができる。Effects The present invention has the following effects due to the above structure. That is, the coincidence number counter and the mismatch number counter are started or stopped according to the timing output from the timing generation circuit, and the backward protection stage number and the forward protection stage number are calculated from the protection stage number table based on the match number counter value and the mismatch number counter value. By determining this and applying it to the backward protection counter and forward protection counter, it is possible to perform frame synchronization protection that has the number of protection stages appropriate to the transmission error rate and is resistant to transmission errors.
実施例
第１図は本発明の一実施例の構成を示すものである。第
１図において、３は一致検出回路で、受信人力１とフレ
ーム同期パルス２かも、一致検出信号４と不一致検出信
号６を出力する。ｅはタイミング発生回路で、フレーム
同期状態信号２３を入力とし、カウンタ同期信号７を出
力する。８は一致数カウンタで、４と７を入力とし、一
致数カウント値１０を出力する。９は不一致数カウンタ
で、６と７を入力とし、不一致数カウント値１１を出力
する。１２は保護段数テーブルで、１ｏと１１を入力と
し、後方保護段数値１３と前方保護段数値１４を出力す
る。１６はレジスタで、７と１３と１４を入力とし、７
０力ウンタ周期毎に各保護段数値を更新し後方保護カウ
ンタの保護段数値１６と前方保護カウンタの保護段数値
１７として出力する。１８は後方保護カウンタで、−数
構出信号４と不一致検出信号６と１６を入力とし、フレ
ーム同期確立指示信号２ｏを出力する。１９は前方保護
カウンタで、４と６と１７を入力とし、フレーム同期は
ずれ指示信号２１を出力する。２２はフレーム同期状態
保持用レジスタで、フレーム同期確立指示信号２ｏとフ
レーム同期はずれ指示信号２１を入力とし、フレーム同
期状態信号２３を出力する。Embodiment FIG. 1 shows the configuration of an embodiment of the present invention. In FIG. 1, reference numeral 3 denotes a coincidence detection circuit, which outputs a reception signal 1 and a frame synchronization pulse 2, a coincidence detection signal 4, and a mismatch detection signal 6. Reference numeral e designates a timing generation circuit which receives the frame synchronization state signal 23 and outputs the counter synchronization signal 7. 8 is a match number counter which inputs 4 and 7 and outputs a match count value of 10. Reference numeral 9 denotes a mismatch counter, which inputs 6 and 7 and outputs a mismatch count value 11. Reference numeral 12 denotes a protection stage number table, which inputs 1o and 11 and outputs a backward protection stage value 13 and a forward protection stage value 14. 16 is a register with 7, 13, and 14 as inputs, and 7
Each protection stage value is updated every 0-power counter cycle and output as the protection stage value 16 of the rear protection counter and the protection stage value 17 of the forward protection counter. Reference numeral 18 denotes a backward protection counter, which inputs the minus number output signal 4 and the mismatch detection signals 6 and 16, and outputs a frame synchronization establishment instruction signal 2o. Reference numeral 19 denotes a forward protection counter, which receives inputs 4, 6, and 17, and outputs a frame synchronization loss instruction signal 21. Reference numeral 22 denotes a frame synchronization state holding register, which inputs the frame synchronization establishment instruction signal 2o and the frame synchronization loss instruction signal 21, and outputs a frame synchronization state signal 23.
次に上記実施例の動作について説明する。上記実施例に
おいて、−数構出回路３はフレーム同期パルス２のフレ
ーム周期毎のパルス発生時に受信人力１のフレーム同期
パターンと定められた特定のフレーム同期パターンが一
致するかどうかを検出し、一致の場合は４に不一致の場
合は６に出力する。タイミング発生回路６はフレーム同
期状態信号２３がフレーム同期確立となった時にタイミ
ング発生を開始し、カウンタ周期信号７にカウント周期
のパルスを出力する。一致数カウンタ８と不一致数カウ
ンタ９はカウンタ周期信号７のパルスでカウンタをリセ
ットし、次のリセットまで各各一致数と不一致数をカウ
ントし、一致数のカウント値を１０に不一致数のカウン
ト値を１１に出力する。保護段数テーブル１２は一致数
と不一致数をもとに、後方保護段数と前方保護段数をそ
れぞれ１３と１４に出力する。レジスタ１６は１３と１
４の値を次のカウント周期まで保持しており、保持され
た値を１６と１７に出力している。後方保護カウンタ１
８においては、不一致毎にカウンタがリセットされ、一
致数を４により１６に示される後方保護段数までカウン
トアツプし、連続一致数が１６に示される後方保護段数
になった時に２０にフレーム同期確立指示を出力する。Next, the operation of the above embodiment will be explained. In the above embodiment, the -number output circuit 3 detects whether or not the frame synchronization pattern of the receiver 1 matches a predetermined specific frame synchronization pattern when the frame synchronization pulse 2 is generated every frame period, In the case of , it is output to 4, and if it does not match, it is output to 6. The timing generation circuit 6 starts generating timing when the frame synchronization state signal 23 indicates that frame synchronization is established, and outputs a pulse of the count period to the counter period signal 7. The match number counter 8 and the mismatch number counter 9 reset the counters with the pulse of the counter period signal 7, and count each match number and mismatch number until the next reset, and set the match number count value to 10 and the mismatch number count value. is output to 11. The protection stage number table 12 outputs the backward protection stage number and the forward protection stage number to 13 and 14, respectively, based on the number of matches and the number of mismatches. Register 16 is 13 and 1
The value of 4 is held until the next count cycle, and the held value is output to 16 and 17. Rear protection counter 1
In 8, the counter is reset for each mismatch, and the number of matches is counted up from 4 to the number of backward protection stages shown in 16. When the number of consecutive matches reaches the number of backward protection stages shown in 16, a frame synchronization establishment instruction is sent to 20. Output.
前方保護カウンタ１９においては逆に一致毎にカウンタ
がリセットされ、不一致数を５により１７に示される前
方保護段数までカウントアツプし、連続不一致数が１７
に示される前方保護段数になった時に２１にフレーム同
期はずれ指示を出力する。フレーム同期状態保持用レジ
スタ２２はフレーム同期確立指示信号２０によってレジ
スタがセットされ、またフレーム同期はずれ指示信号２
１によってリセットされ、フレーム同期状態信号２３を
出力する。Conversely, in the forward protection counter 19, the counter is reset every time there is a match, and the number of mismatches is counted up by 5 to the number of forward protection stages shown at 17, and the number of consecutive mismatches is 17.
When the number of forward protection stages shown in is reached, a frame desynchronization instruction is output to 21. The frame synchronization state holding register 22 is set by the frame synchronization establishment instruction signal 20, and the frame synchronization state holding register 22 is set by the frame synchronization establishment instruction signal 20.
1 and outputs a frame synchronization state signal 23.
このように、上記実施例によれば、カウンタ周期信号７
０力ウント周期毎に一致数カウンタ８と不一致数カウン
タ９で一致数と不一致数をカウントし、保護段数テーブ
ル１２によりカウント値に応じた後方保護段数と前方保
護段数をそれぞれ後方保護カウンタ１８と前方保護カウ
ンタ１９に与えることにより、伝送誤り率に適した保護
段数をもつ伝送誤りに強いフレーム同期保護ができると
いう効果を有する。In this way, according to the above embodiment, the counter periodic signal 7
The match number counter 8 and the mismatch number counter 9 count the number of matches and the number of mismatches in each 0-power count cycle, and the number of rear protection stages and the number of front protection stages according to the count value are calculated by the protection stage number table 12 and the number of rear protection stages and the number of front protection stages, respectively. By applying this to the protection counter 19, it is possible to provide frame synchronization protection that is resistant to transmission errors and has a number of protection stages suitable for the transmission error rate.
発明の効果
本発明は上記実施例より明らかなように、一定周期内の
受信フレーム同期パターンが定められた特定パターンと
一致する数と不一致する数を数え、一致数と不一致数に
応じた後方保護段数を後方保護カウンタへ、前方保護段
数を前方保護カウンタべ与えることにより、伝送誤り率
に適した保護段数をもつ伝送誤りに強いフレーム同期保
護が行えるという効果を有する。Effects of the Invention As is clear from the above embodiments, the present invention counts the number of matches and mismatches of received frame synchronization patterns with a predetermined specific pattern within a certain period, and performs backward protection according to the number of matches and the number of mismatches. By giving the number of stages to the backward protection counter and the number of forward protection stages to the forward protection counter, it is possible to perform frame synchronization protection that is resistant to transmission errors and has a number of protection stages suitable for the transmission error rate.
第１図は本発明の一実施例におけるフレーム同期保護回
路のブロック図、第２図は従来のフレーム同期保護回路
のブロック図である。
１・・・受信入力、２・・・フレーム同期パルス、３・
・・−数構出回路、４・・・−数構出信号、６・・・不
一致検出信号、６・・・タイミング発生回路、７・・・
カウント周期信号、８・・・一致数カウンタ、９・・・
不一致数カウンタ、１ｏ・・・一致数カウント値、１１
・・・不一致数カウント値、１２・・・保護段数テーブ
ル、１３・・・後方保護段数値、１４・・・前方保護段
数値、１５・・・レジスタ、１６・・・後方保護カウン
タの保護段数値、１７・・・前方保護カウンタの保護段
数値、１８・・・後方保護カウンタ、１９・・°前方保
護カウンタ、２ｏ・・・フレーム同期確立指示信号、２
１・・・フレーム同期はずれ指示信号、２２・・・フレ
ーム同期状態保持用レジスタ、２３・・・フレーム同期
状態信号。FIG. 1 is a block diagram of a frame synchronization protection circuit according to an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional frame synchronization protection circuit. 1... Reception input, 2... Frame synchronization pulse, 3...
...-number output circuit, 4...-number output signal, 6...discrepancy detection signal, 6...timing generation circuit, 7...
Count period signal, 8... Match number counter, 9...
Mismatch number counter, 1o... Match number count value, 11
... Discrepancy count value, 12... Protection stage number table, 13... Backward protection stage value, 14... Forward protection stage value, 15... Register, 16... Protection stage of backward protection counter Numerical value, 17...Protection stage value of forward protection counter, 18...Backward protection counter, 19...°forward protection counter, 2o...Frame synchronization establishment instruction signal, 2
1... Frame synchronization loss instruction signal, 22... Frame synchronization state holding register, 23... Frame synchronization state signal.
Claims (1)
同期パターンを特定の同期パターンと比較し、フレーム
毎に一致信号または不一致信号を出力する一致検出手段
と、上記一致検出手段からの一致信号の数を複数フレー
ムにわたり計数する一致数カウンタと、上記一致検出手
段からの不一致信号の数を複数フレームにわたり計数す
る不一致数カウンタと、上記一致数カウンタと不一致数
カウンタの内容に応じて、同期確立ならびに同期はずれ
の各保護段数を定めるための同期保護段数テーブルと、
上記同期保護段数テーブルから出力される各保護段数の
値を一定期間記憶するレジスタと、上記一致検出手段か
らの不一致信号でリセットされ、一致信号の回数を計数
して、その値が上記レジスタから出力された同期確立の
保護段数に等しくなつたとき同期確立指示信号を出力す
る第一のカウンタと、上記一致検出手段からの一致信号
でリセットされ、不一致信号の回数を計数して、その値
が上記レジスタから出力された同期はずれの保護段数に
等しくなつたとき同期はずれ指示信号を出力する第二の
カウンタと、上記第一のカウンタならびに第二のカウン
タの各出力から、同期確立あるいは同期はずれ状態を判
定するフレーム同期状態判定手段とを備えたフレーム同
期保護回路。a coincidence detection means for comparing a frame synchronization pattern included in each frame of the received digital signal with a specific synchronization pattern and outputting a coincidence signal or a mismatch signal for each frame; and a plurality of coincidence signals from the coincidence detection means. A coincidence number counter that counts over frames, a disagreement number counter that counts the number of disagreement signals from the coincidence detection means over multiple frames, and synchronization establishment and synchronization loss depending on the contents of the coincidence number counter and disagreement number counter. A synchronous protection stage number table for determining each protection stage number,
A register that stores the value of each protection stage number output from the synchronization protection stage number table for a certain period of time, and a register that is reset by a mismatch signal from the match detection means, counts the number of match signals, and outputs that value from the register. The first counter outputs a synchronization establishment instruction signal when the number of protection stages for synchronization establishment is equal to the number of protection stages for synchronization establishment, and the first counter is reset by the coincidence signal from the coincidence detection means, counts the number of mismatch signals, and the value is set as above. A second counter outputs an out-of-synchronization instruction signal when the number of out-of-synchronization protection stages is equal to the out-of-synchronization protection stage number outputted from the register, and a synchronization establishment or out-of-synchronization state is detected from each output of the first counter and the second counter. A frame synchronization protection circuit comprising a frame synchronization state determining means for determining a frame synchronization state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055151A JPH01228337A (en) | 1988-03-09 | 1988-03-09 | Frame synchronization protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055151A JPH01228337A (en) | 1988-03-09 | 1988-03-09 | Frame synchronization protection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01228337A true JPH01228337A (en) | 1989-09-12 |
Family
ID=12990753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63055151A Pending JPH01228337A (en) | 1988-03-09 | 1988-03-09 | Frame synchronization protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01228337A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04129435A (en) * | 1990-09-20 | 1992-04-30 | Nec Corp | Frame synchronization system |
| JP2007258792A (en) * | 2006-03-20 | 2007-10-04 | Fujitsu Ltd | Synchronizing device |
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1988
- 1988-03-09 JP JP63055151A patent/JPH01228337A/en active Pending
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