JPH01229489A - ＧａＡｓ半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＧａＡｓ半導体基板上に形成されたＧａＡ
ｓ半導体集積回路に関するものである。

〔従来の技術〕

第２図は例えば日経マイクロデバイシーズ（ＮＩＫＫＥ
Ｉ　ＭＩＣＲＯＤＥＶＩＣＥＳ）　１９８６年７月号、
Ｐ６７、図２（ａ）に示された第１の従来例であるＧａ
Ａｓ半導体集積回路のビット線負荷の構成を示す回路図
である。図において、１は第１の電源、３は電源に直接
接続された第１のノード、５はビット線負荷として用い
られたデプレッション型トランジスタ（第１の負荷素子
）、６はビット線、７はメモリセルであるゆ 上記第１の従来例の動作について説明する。通常、メモ
リセルフの読み出し動作は、ワード線により選択された
メモリセルの記憶ノードに蓄えられている情報（ハイ又
はロウ）をビット線６に伝えることにより行われる。ビ
ット線６には、常にビット線負荷５を経て接続された第
１の電？ｌ！１により電流が供給されている。この例で
はビット線負荷５にデプレッション型トランジスタを用
いているため、電源１の電圧に対するビット線負荷５０
ビツト線への供給電流は、第４図に示したＶＤ−ＩＤ特
性曲線Ｃ５に従う。

もし、選択されたメモリセルの記憶ノードの情報がハイ
であれば、ビット線６の電位は主にビット線負荷５を通
して供給される電流により充電され、はぼ電源電圧の値
まで上昇する。一方、もし選択されたメモリセルの記憶
ノードの情報がロウであれば、主にビット線６の電位は
ビット線負荷５を通して充電される電流と選択されたメ
モリセルから放電される電流との差によって決まる。

上記第１の従来例により構成された回路は、以上の様に
動作するため、第１の電源１の電圧が変動した場合、第
４図で明らかなように、ビット線負荷トランジスタ５の
ＶＤ−Ｉ　Ｄ特性曲線Ｃ５が飽和領域で正の傾斜を持つ
ことにより、ビット線負荷トランジスタ５を経てビット
線６に流れこむ電流ＩＤはΔｌだけ変動し、従ってビッ
ト線６の充電能力が変化する。この結果、上記ビット線
６に接続されたメモリセルフのアクセスタイムは電源電
圧依存性を持つことになる。通常、第１のノード３の電
圧を上昇させればビット線６のハイレベルはロウレベル
よりも大きく上昇していくため、ビット線振幅は広がっ
ていく。さらにビット線のレベルはセンスアンプの最適
センスレベルかラスれていくため、アクセスタイムに劣
化が生じてくる。さらに第１０ノード３の電圧を上昇さ
せていけばビット線レベルがセンスアンプのセンス右頁
域からずれてしまい、メモリセル動作ができなくなる。

従って上記第１の従来例では電′ａ電圧に対する動作余
裕度がほとんどなく、また、アクセスタイムの電源電圧
に対する依存性が非常に大きいという問題点があった。

以上の点を考慮し、改良を加えた第２の従来例を第３図
に示す。第３図は例えば日経マイクロデバイシーズ（Ｎ
ＩＫＸＥＩ　ＭＩＲＯＤＥＶＩＣＥＳ）　１９８６年７
月号、Ｐ６７、図２（Ｃ）に示されたＧａＡｓ半導体集
積回路の回路図である。図において、８は第２の電源、
９はショットキダイオードである。このダイオード８の
効果により、ビット線６のハイレベルは電源電圧の上昇
にかかわらず、第２の電源８の電圧にショットキ電圧を
加えた電圧にクランプされることになる。この結果、ビ
ット線レベルがセンスアンプのセンス領域からはずれず
、ｔｆｆ電圧に対する動作余裕度は上記第４の従来例に
比べ拡大し、更にビット線振幅が広がらないためにアク
セスタイムの劣化も抑えられる。しかし、上記第２の従
来例ではビット線６ごとにショットキダイオード９を形
成する必要があるため、このダイオード９の形成時に生
じる不均一性により、カラム単位のセルのアクセスタイ
ムにバラツキが生じることになる。さらに第２の従来例
でも、第１の従来例で示したのと同じ理由により、第１
の電源１の電圧の変動に対しビン）　ＶＡ６の充電能力
は変化し、アクセスタイムの電源電圧依存性を十分に防
ぐことはできない。また電源電圧に対する動作余裕度に
しても電源電圧の上昇に従いビット線６のロウレベルは
高くなり、従ってビット線振幅は狭くなっていくため、
メモリセルの動作は不安定になっていくという問題点が
あった。

〔発明が解決しようとする課題〕

従来のＧａＡｓ半導体集積回路のビット線負荷回路は以
上のように構成されているので、アクセスタイムの電源
電圧依存性をさけることができず、また電源電圧に対す
る動作余裕度を十分に確保することができないなどの問
題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、アクセスタイムの電源電圧依存性をほとんど
なくすことができるとともに、電源電圧に対する動作余
裕度を十分に確保することができるＧａＡｓ半導体集積
回路を得ることを目的としている。

〔課題を解決するための手段〕

この発明に係るＧ　ａ　Ａ　ｓ半導体集積回路は、Ｇａ
Ａｓ半導体基板上に形成され、それぞれ複数個のメモリ
セルが接続される複数対のビット線を有し、上記それぞ
れのビット線と第１のノードとの間に第１の負荷素子が
接続されたＧａＡｓ半導体集積回路において、第１の電
源と第１のノードとの間に第２の負荷素子を配置し、ア
ノードを上記第１のノードに、カソードを第２の電源に
接続した１個以上のショットキダイオードを直列接続し
て設けたものである。

〔作用〕

この発明においては、第２の負荷素子は第１のノードの
充電を行い、ショットキダイオードは第１のノードの電
位を第２の電源電位にショットキ電位を加えた程度の電
位にクランプするため、第１０ノードは第１の電源の電
圧の変動にかかわらず、第２の電源電圧にショットキ電
位を加えた程度の電位に維持されることになり、従って
、ビット線には第１の電源電圧にほとんど依存しない電
流が供給され、アクセスタイムの電源電圧依存性が抑え
られ、電源電圧に対する動作余裕度も拡大することとな
る。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図はこの発明の一実施例によるＧａＡｓ半導体集積
回路を示し、図において、第２図と同一符号は同じもの
を示し、２は第２の負荷素子として用いたデプレッショ
ン型トランジスタであり、これは第１の電源１と第１の
ノード３との間に設けられている。４はショットキダイ
オードであり、これは第１のノード３にアノードが、第
２の電源８にカソードが接続して設けられている。また
、第４図は従来例及び本実施例のＧａＡｓ半導体集積回
路の第１の負荷素子として用いられたデプレッション型
トランジスタのＶＤ−ＩＤ特性曲線を示す図であり、図
において、Ｃ５は負荷トランジスタ５の特性曲線、Δ工
及びΔ１“はそれぞれ従来例及び本実施例の負荷トラン
ジスタ５を流れる電流の変化、ΔＶ及びΔＶ“はそれぞ
れ従来例及び本実施例の第１のノード３の電圧変化を示
す。

また、第５図は本実施例の第１のノード３の電流電圧特
性曲線を示す図であり、図において、Ｃ２゜０２′　は
負荷トランジスタ２の特性曲線、Ｃ３は第１のノード３
の放電を示す特性曲線、Ｃ４はショットキダイオード４
の特性曲線、Ｔｅ３は全ての負荷トランジスタ５の特性
曲線、ΔＶ　ＤＤは第１の電源の電圧変化、Δ■゛は第
１のノード３の電圧変化を示す。

次に動作について説明する。

上記第１のノード３は、第２の負荷素子２を経て接続さ
れた第１の電源１により充電され、第１のノード３に接
続された全ての第１の負荷素子５により放電される。第
２の負荷素子２の電流供給能力は、全ての第１の負荷素
子５の合計の放電能力よりも高く設定されているため、
第１のノード３は常に充電され続ける。また、第１のノ
ード３には他のショットキダイオード４が接続されてい
るため、結果的に第１のノード３は第２の電源８の電圧
にショットキ電位を加えた程度の電位にクランプされる
こととなり、余分な充電のための電流はショットキダイ
オード４により第２の電源８に流れていく。

従って本実施例では、第１の電源１の電圧が例えばΔＶ
Ｄ＋１変動した場合でも、第５図で明らかなように、第
１のノード３の充電能力が放電能力よりも高くありさえ
すれば、第１のノード３の変動をΔ■。。に対し極めて
小さくおさえることができ、ビア）線６に対する第１の
負荷素子５の充電能力は、第４図で明らかなように、第
１の電Ｒ１の電圧にほとんど依存しなくなり、従ってア
クセスタイムの第１の電源１の電圧に対する依存性を低
減できる。またビット線６のハイレベル、ロウレベルも
第１の電源１の電圧にほとんど依存しなくなるため、セ
ンスアンプのセンス領域に維持され、動作マージンも拡
大できる。

なお、上記実施例では、第２の負荷素子２をその電流供
給能力が全ての第１の負荷素子５の合計の放電能力より
も高いものとしたが、低い場合でも、上記実施例と同様
の効果を得ることができる。

また、上記実施例では、第２の負荷素子２のゲート・ソ
ースを共通にしたデプレッション型トランジスタを用い
たが、これはドレイン・ゲート共通のエンハンスメント
型トランジスタや抵抗等を用いてもかまわない。

また、上記実施例は、第１の負荷素子５にゲート・ソー
スを共通にしたデプレッション型トランジスタを用いた
が、これはドレイン・ゲート共通のエンハンスメント型
トランジスタや抵抗環ヲ用いてもかまわない。

また、上記実施例では、ショノトキダイオード４を１個
用いて第１のノード３を第２の電源８の電圧にショット
キ電位を加えた程度の電位にクランプしたが、これは回
路の構成上必要ならば、ショットキダイオード４を複数
段直列に用いること等により第１のノード３をより高い
電位にクランプしてもかまわない。

また、上記実施例では、第２の電源８を用いたが、これ
はグランドとしてもかまわない。

〔発明の効果〕

以上のように、この発明によれば、ＱａＡｓ半導体基板
上に形成され、それぞれ複数個のメモリセルが接続され
る複数対のビット線を有し、上記それぞれのビット線と
第１のノードとの間に第１の負荷素子が接続されたＧａ
Ａｓ半導体集積回路において、第１の電源と第１のノー
ドとの間に第２の負荷素子を配置し、アノードを上記第
１のノードに、カソードを第２の電源に接続した１個以
上のショットキダイオードを直列接続して設けたので、
アクセスタイムの第１の電源電圧に対する依存性を抑え
ることができ、動作余裕度を拡大することができる効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＧａＡｓ半導体集積
回路を示す回路図、第２図及び第３図はそれぞれ従来の
ＧａＡｓ半導体集積回路を示す回路図、第４図は従来及
び本発明の一実施例によるＧａＡｓ半導体集積回路の第
１の負荷素子として用いられたデプレッション型トラン
ジスタのＶＤ−ＩＤ特性曲線を示す図、第５図は本実施
例の第１のノードの電流電圧特性曲線を示す図である。 図において、１は第１の電源、２は第２の負荷素子、３
は第１のノード、４はショットキダイオード、５は第１
の負荷素子、６はビット線、７はメモリセル、８は第２
の電源、９はショットキダイオードである。 なお図中同一符号は同−又は相当部分を示す。 特許出願人　工業技術院長　飯塚幸三 第　１　図 ７：ン１ｙｌｆ”ｊ’Ａへ〆

Claims (1)

【特許請求の範囲】
1. （１）ＧａＡｓ半導体基板上に形成され、それぞれ複数
   個のメモリセルが接続される複数対のビット線を有し、
   上記それぞれのビット線と第１のノードとの間に第１の
   負荷素子が接続されたＧａＡｓ半導体集積回路において
   、 第１の電源と第１のノードとの間に配置した第２の負荷
   素子と、 アノードを上記第１のノードに、カソードを第２の電源
   に接続し、１個以上直列接続して設けたショットキダイ
   オードとを備えたことを特徴とするＧａＡｓ半導体集積
   回路。